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公开(公告)号：CN109524397B
公开(公告)日：2023-06-23
申请号：CN201810163702.X
申请日：2018-02-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 堀阳一
Abstract: 实施方式提供耐量提高的半导体装置。实施方式的半导体装置具备第1电极、第2电极、第1半导体区域、第2半导体区域、第3半导体区域、第4半导体区域、第5半导体区域以及第6半导体区域。上述第4半导体区域设置在上述第1半导体区域的第1区域与上述第2半导体区域之间，导电型是第1导电型。上述第4半导体区域在第2方向上具有第一宽度。上述第6半导体区域设置在上述第1半导体区域的第2区域与上述第5半导体区域之间，导电型是第1导电型。上述第6半导体区域在上述第2方向上具有比上述第一宽度大的第二宽度。
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公开(公告)号：CN104282732B
公开(公告)日：2017-06-27
申请号：CN201310722050.6
申请日：2013-12-24
Applicant: 株式会社东芝
IPC: H01L29/06 , H01L29/872 , H01L29/417
CPC classification number: H01L29/872 , H01L29/0603 , H01L29/0615 , H01L29/0619 , H01L29/0692 , H01L29/1608 , H01L29/66037 , H01L29/6606
Abstract: 半导体装置包括第一至第五半导体区域、第一电极及第二电极。第一半导体区域具有第一导电型，与第一半导体区域肖特基接合。第二半导体区域具有第二导电型，设置于第一半导体区域与第一电极之间。第三半导体区域具有第二导电型，设置于第一半导体区域与第一电极之间。第三半导体区域与第一电极欧姆接合。第四半导体区域具有第一导电型，设置于第一半导体区域与第三半导体区域之间。第四半导体区域具有比第一半导体区域的杂质浓度高的杂质浓度。第五半导体区域具有第二导电型，设置于第三半导体区域与第一电极之间。第五半导体区域具有比第三半导体区域的杂质浓度高的杂质浓度。第二电极设置于第一半导体区域的与第一电极相反的一侧。
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公开(公告)号：CN105280724A
公开(公告)日：2016-01-27
申请号：CN201410577594.2
申请日：2014-10-24
Applicant: 株式会社东芝
IPC: H01L29/872 , H01L29/06
CPC classification number: H01L29/872 , H01L23/482 , H01L23/4824 , H01L23/4827 , H01L24/05 , H01L24/48 , H01L24/49 , H01L29/0619 , H01L29/1608 , H01L2224/04042 , H01L2224/4813 , H01L2224/4846 , H01L2224/4847 , H01L2224/491 , H01L2924/00014 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 本发明的实施方式提供一种抑制阳极电极与二极管的密接力下降、抑制二极管的浪涌耐受量下降的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；第1导电型的第1半导体区域，设在上述第1电极与上述第2电极之间，与上述第1电极接触；第2导电型的第2半导体区域，有选择地设在上述第1半导体区域与上述第2电极之间；接触区域，设在上述第2半导体区域与上述第2电极之间，与上述第2半导体区域及上述第2电极接触；多个第2导电型的第3半导体区域，设在上述第2电极与上述第1半导体区域之间，与上述第2电极接触；以及配线，与上述第2电极接触，与上述第2电极的接合部分位于上述第3半导体区域的上方，不位于上述接触区域的上方。
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公开(公告)号：CN117747674A
公开(公告)日：2024-03-22
申请号：CN202211696692.9
申请日：2022-12-28
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/872 , H01L21/329 , H01L29/16 , H01L23/485 , H01L23/48
Abstract: 实施方式涉及半导体装置。实施方式的半导体装置具备：第一电极；第一导电型的第一半导体层，配置在所述第一电极上；第二导电型的第二半导体层，配置在所述第一半导体层上的一部分；金属层，配置在所述第一半导体层上及所述第二半导体层上，与所述第一半导体层肖特基接合；第二电极，配置在所述金属层上；接合部件，与所述第二电极的上表面连接；以及导电部件，配置在所述第二半导体层与所述金属层之间，由与所述金属层的材料不同的材料构成，所述接合部件的正下方区域中的面积比例高于除了所述正下方区域以外的区域中的面积比例。
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公开(公告)号：CN116799003A
公开(公告)日：2023-09-22
申请号：CN202210841233.9
申请日：2022-07-18
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L27/07 , H01L29/868 , H01L29/872
Abstract: 实施方式的半导体装置具备：第一电极；第一导电型的第一半导体层，连接于所述第一电极；第二半导体层，设于所述第一半导体层上的第一区域，所述第二半导体层是第一导电型，且杂质浓度比所述第一半导体层的杂质浓度高；第二导电型的第三半导体层，设于所述第二半导体层上；第四半导体层，设于所述第一半导体层上的第二区域，所述第四半导体层是第一导电型，且杂质浓度比所述第一半导体层的杂质浓度高、比所述第二半导体层的杂质浓度低，并隔着所述第一半导体层的一部分与所述第二半导体层分离；第二导电型的第五半导体层，设于所述第四半导体层上的一部分；以及第二电极，连接于所述第三半导体层、所述第四半导体层以及所述第五半导体层。
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Patent Agency Ranking
公开(公告)号：CN105990456B
公开(公告)日：2019-12-20
申请号：CN201510556172.1
申请日：2015-09-02
Applicant: 株式会社东芝
IPC: H01L29/872 , H01L21/329 , H01L29/06 , H01L29/24
Abstract: 本发明的实施方式提供一种能够提高特性的半导体装置及其制造方法。实施方式的半导体装置包括：n型SiC衬底；n型SiC层，设置在SiC衬底上，具有第一表面，且n型杂质浓度比SiC衬底低；多个p型第一SiC区域，设置在SiC层的第一表面；多个p型第二SiC区域，设置在第一SiC区域的各者中，且p型杂质浓度比第一SiC区域高；多个硅化物层，设置在第二SiC区域的各者上，在第二SiC区域的相反侧具有第二表面，且SiC衬底到第二表面的距离与SiC衬底到第一表面的距离的差量为0.2μm以下；第一电极，与SiC层及硅化物层相接地进行设置；以及第二电极，与SiC衬底相接地进行设置。
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公开(公告)号：CN105990456A
公开(公告)日：2016-10-05
申请号：CN201510556172.1
申请日：2015-09-02
Applicant: 株式会社东芝
IPC: H01L29/872 , H01L21/329 , H01L29/06 , H01L29/24
Abstract: 本发明的实施方式提供一种能够提高特性的半导体装置及其制造方法。实施方式的半导体装置包括：n型SiC衬底；n型SiC层，设置在SiC衬底上，具有第一表面，且n型杂质浓度比SiC衬底低；多个p型第一SiC区域，设置在SiC层的第一表面；多个p型第二SiC区域，设置在第一SiC区域的各者中，且p型杂质浓度比第一SiC区域高；多个硅化物层，设置在第二SiC区域的各者上，在第二SiC区域的相反侧具有第二表面，且SiC衬底到第二表面的距离与SiC衬底到第一表面的距离的差量为0.2μm以下；第一电极，与SiC层及硅化物层相接地进行设置；以及第二电极，与SiC衬底相接地进行设置。
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公开(公告)号：CN113451298B
公开(公告)日：2024-08-13
申请号：CN202010892612.1
申请日：2020-08-31
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L27/06 , H01L29/868 , H01L29/872
Abstract: 半导体装置具备：第一电极、第二电极、具有第一面和第二面的半导体层，该半导体层包含：与第一电极相接的第一～第三半导体区域；第二半导体区域和第三半导体区域，设于第一面与第一半导体区域之间，沿与第一面平行的第一方向延伸；第四半导体区域，设于第一面与第一半导体区域之间，夹在第二与第三半导体区域之间，电连接于第一电极；以及第五半导体区域，设于第一与第四半导体区域之间，杂质浓度比第一半导体区域高，包含第一部分，在第二方向上，第四半导体区域的第一宽度比第二半导体区域的第二宽度大、第二半导体区域与第一部分之间的第一距离小于第二与第四半导体区域之间的第二距离，第一部分的第三宽度比第一宽度小。
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公开(公告)号：CN106531813B
公开(公告)日：2020-05-29
申请号：CN201610130543.4
申请日：2016-03-08
Applicant: 株式会社东芝
IPC: H01L29/872 , H01L29/06
Abstract: 本发明关于能够抑制逆向偏压时的元件破坏的半导体装置，具备：元件区域，是具有第一面与第二面的半导体层的一部分；终端区域，包围元件区域；第一电极，设置在第一面；第二电极，设置在第二面；第一导电型的第一半导体区域，设置在半导体层内且一部分与第一电极相接；第二导电型的第二半导体区域，设置在元件区域内的第一半导体区域与第一电极之间；第二导电型的第三半导体区域，设置在第二半导体区域与第一电极之间，与第一电极电连接，且第二导电型的杂质浓度高于第二半导体区域；及第二导电型的第四半导体区域，设置在终端区域内的第一半导体区域与第一面之间，与第一电极电连接，且与第二面之间的距离大于第二面与第二半导体区域的距离。
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公开(公告)号：CN109524397A
公开(公告)日：2019-03-26
申请号：CN201810163702.X
申请日：2018-02-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 堀阳一
Abstract: 实施方式提供耐量提高的半导体装置。实施方式的半导体装置具备第1电极、第2电极、第1半导体区域、第2半导体区域、第3半导体区域、第4半导体区域、第5半导体区域以及第6半导体区域。上述第4半导体区域设置在上述第1半导体区域的第1区域与上述第2半导体区域之间，导电型是第1导电型。上述第4半导体区域在第2方向上具有第一宽度。上述第6半导体区域设置在上述第1半导体区域的第2区域与上述第5半导体区域之间，导电型是第1导电型。上述第6半导体区域在上述第2方向上具有比上述第一宽度大的第二宽度。
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