公开(公告)号：CN110717311A

公开(公告)日：2020-01-21

申请号：CN201910857720.2

申请日：2019-09-11

Applicant: 无锡江南计算技术研究所

Inventor： 许晓 ,  刘亮 ,  王硕 ,  施晶晶 ,  吴铁彬 ,  唐勇 ,  吕晖

IPC: G06F30/398

Abstract: 一种FPGA内部访问系统、FPGA验证方法，属于大规模FPGA验证平台实现技术领域。系统包括外部控制器、FPGA芯片；FPGA芯片包括BSCAN单元、接口电路和用户逻辑电路；外部控制器通过JTAG接口与FPGA芯片中的BSCAN单元连接，BSCAN单元经接口电路连接用户逻辑电路。方法包括针对芯片内的多个逻辑模块，配置多个与逻辑模块相对应的FPGA芯片；当至少有两个模块为同一逻辑模块例化后的模块时，例化后的模块均采用同一种类的FPGA芯片；其中，FPGA芯片基于BSCAN单元通过JTAG接口与外部控制器连接；FPGA芯片内设置连接于BSCAN单元和用户逻辑电路之间的接口电路。本发明不占用通用IO管脚资源，只需非常简单的接口电路，就能实现对FPGA内部的访问，在FPGA验证平台调试和使用时，减少了芯片逻辑种类。

公开(公告)号：CN115329939A

公开(公告)日：2022-11-11

申请号：CN202211017844.8

申请日：2022-08-24

Applicant: 无锡江南计算技术研究所

Inventor： 吴铁彬 ,  陈正博 ,  王硕 ,  谭弘兵 ,  邱诗凯

IPC: G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: 本发明提供一种支持多种不同精度运算的脉动阵列硬件实现方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：建立神经网络的阶段和运算配置相关联的关联表；S2：获取神经网络的阶段，从关联表中获取与该阶段对应的运算配置；S3：如果运算配置为混合精度浮点运算，则基于脉动阵列建立16*16bit+32bit定点/浮点运算模型，基于16*16bit+32bit定点/浮点运算模型进行混合精度浮点运算，如果运算配置为定点整形运算，则基于脉动阵列建立8*8bit+16bit定点运算模型，基于8*8bit+16bit定点运算模型进行定点整形运算。本发明充分挖掘降低精度的空间，提升处理吞吐率，提升脉动阵列运算性能，同时降低了不必要的硬件开销。

公开(公告)号：CN110704366A

公开(公告)日：2020-01-17

申请号：CN201910858177.8

申请日：2019-09-11

Applicant: 无锡江南计算技术研究所

Inventor： 许晓红 ,  刘亮 ,  王硕 ,  高红光 ,  赵冠一 ,  郑方 ,  石嵩 ,  吕晖

IPC: G06F15/78

Abstract: 本发明涉及大规模FPGA验证平台实现技术领域，具体为一种基于FPGA内部IDDR和ODDR电路的管脚复用装置及方法。一种基于FPGA内部IDDR和ODDR电路的管脚复用装置，包括输入输出单元，以IDDR电路作为输入、ODDR电路作为输出。一种基于FPGA内部IDDR和ODDR电路的管脚复用方法，包括1）采用FPGA内部的IDDR电路和ODDR电路为基本输入输出单元。本申请采用FPGA内部的IDDR电路和ODDR电路为基本输入输出单元，实现多FPGA片间的信号传输，有效控制了输入输出的延迟一致性；FPGA片间仅传输数据信号，不传输倍频发送时钟，其数据通过本地时钟产生的倍频接收时钟进行采样接收，该电路通过动态配置接口来调节接收时钟的相位，从而实现不同传输延迟下的可靠传输。