公开(公告)号：CN101110395A

公开(公告)日：2008-01-23

申请号：CN200710136626.5

申请日：2007-07-18

Applicant: 富士通株式会社

Inventor： 野村浩 ,  大冢敏志 ,  鹰尾义弘

IPC: H01L23/00 ,  H01L21/00 ,  G03F1/14

CPC classification number: H01L23/564 ,  H01L23/522 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件及其制造方法。所述半导体器件具有多个芯片，包括分别环绕所述多个芯片的多个第一防潮环、环绕全部多个芯片的第二防潮环以及将所述多个芯片彼此连接的导线。根据本发明，通过仅为一个光刻版设置多个相同芯片，随后沿着用于切割工艺的划片线配置多种防潮环，即能以对光刻版的最少改动，实现单核器件和多核器件的制造。

公开(公告)号：CN1885545A

公开(公告)日：2006-12-27

申请号：CN200510114051.8

申请日：2005-10-19

Applicant: 富士通株式会社

Inventor： 野村浩 ,  斋木孝志 ,  迫田恒久

IPC: H01L27/088 ,  H01L21/8232

CPC classification number: H01L21/823842 ,  H01L21/82385

Abstract: 在半导体衬底上限定四个区域，即窄NMOS区域、宽NMOS区域、宽PMOS区域以及窄PMOS区域。然后，在该半导体衬底上顺序地形成栅极绝缘膜和多晶硅膜之后，将n型杂质引入该宽NMOS区域内的该多晶硅膜中。接着，通过图案化该多晶硅膜，在所述四个区域中形成栅电极。然后，将n型杂质引入该窄NMOS区域以及该宽NMOS区域内的该栅电极中。因此，使得该窄NMOS区域内的该栅电极的杂质浓度低于该宽NMOS区域内的该栅电极的杂质浓度。

公开(公告)号：CN1841738A

公开(公告)日：2006-10-04

申请号：CN200510089596.8

申请日：2005-08-05

Applicant: 富士通株式会社

Inventor： 田中琢尔 ,  野村浩 ,  入山靖德

IPC: H01L27/04 ,  H01L21/822 ,  H01L21/761

CPC classification number: H01L27/0928 ,  H01L21/823878 ,  H01L21/823892

Abstract: 本发明提供一种半导体器件，包括：第一导电类型的半导体衬底；第一导电类型的阱，其形成于半导体衬底中；晶体管，其形成于阱中；第二导电类型的扩散区，其形成于半导体衬底中，以覆盖阱的侧面和底面；端子，其形成于半导体衬底上扩散区的外部；以及导电区，其与阱相接触，阱通过导电区和半导体衬底与端子欧姆接触，导电区的杂质浓度水平超过半导体衬底的杂质浓度水平。

公开(公告)号：CN1771602A

公开(公告)日：2006-05-10

申请号：CN03826553.2

申请日：2003-07-31

Applicant: 富士通株式会社

Inventor： 野村浩

IPC: H01L27/04 ,  H01L27/06

CPC classification number: H01L28/20 ,  H01L27/0629

Abstract: 一种具有由形成在硅基板(10)上的多晶硅膜所构成的电阻元件(26)的半导体装置，电阻元件(26)具有：电阻部(26a)，其电阻值被设定为规定的值；接触部(26b)，其形成在电阻部(26a)的两端部，并与施加固定电位的配线相连接；散热部(26c)，其与接触部(26b)相连接。从而，能够提供一种具有寄生电容小、且散热性优越的电阻元件的半导体装置。