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公开(公告)号：CN114759911A
公开(公告)日：2022-07-15
申请号：CN202210267490.6
申请日：2022-03-17
Applicant: 复旦大学
IPC: H03K19/003 , H03K19/173 , H03K19/20
Abstract: 本发明属于半导体技术领域，具体为一种低回踢噪声的可综合动态电压比较器。本发明的可综合动态电压比较器包括时钟延迟模块、输入比较级和输出锁存级电路。动态电压比较器工作于两个相位：复位相位和比较相位。其中，复位相位同时采样输入电压和锁存比较结果，比较相位放大两输入电压差到逻辑1和逻辑0电位。本发明动态电压比较器由数字标准单元构成，兼容自动化流程设计，缩短电路设计时间，便于工艺迁移。
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公开(公告)号：CN114172390A
公开(公告)日：2022-03-11
申请号：CN202111391938.7
申请日：2021-11-23
Applicant: 复旦大学
Abstract: 本发明涉及一种无电感完全集成的电容翻转整流电路，包括可变电容阵列(101)、整流器(102)、相位发生和整合电路(103)、开关驱动电路(104)，所述的可变电容阵列(101)通过开关实现电容大小可变，用于完成压电能量采集器的正负电压翻转过程，所述的正负电压翻转过程划分为放电周期、短周期和充电周期，分别表示压电能量采集器的寄生电容给可变电容阵列(101)充电、压电能量采集器的寄生电容对地放电和可变电容阵列(101)对压电能量采集器的寄生电容充电。与现有技术相比，本发明实现了无外部电感的全集成结构，并且实现高提取能力。
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公开(公告)号：CN112838857A
公开(公告)日：2021-05-25
申请号：CN202110106552.0
申请日：2021-01-27
Applicant: 复旦大学
IPC: H03K19/20
Abstract: 本发明属于半导体和集成电路技术领域，具体为一种应用于组合逻辑电路的软错误加固方法。本发明包括4个过程：读取，标记，分组和加固；读取过程提取电路的组成元素和元素间的连接关系；标记过程对待加固逻辑门进行分类标记，待加固逻辑门的数量和位置可以根据设计要求任意地选取；分组过程通过求解待加固逻辑门构成的有向图的所有最大连通子图的方法获得具体的分组方案；加固过程对原电路进行分组三模冗余加固并输出加固后电路。本发明的优点：一方面是基于三模冗余对组合电路进行加固，能提供较高的可靠性保障；另一方面，能提供灵活且高效的加固方案，相较于传统三模冗余加固方案，能适应更加多样化的电路设计要求。
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公开(公告)号：CN107291066B
公开(公告)日：2020-05-12
申请号：CN201710444734.2
申请日：2017-06-13
Applicant: 复旦大学
IPC: G01R31/317 , G01R31/3183
Abstract: 本发明属于集成电路的数字校准技术领域，具体为一种移位型数字校准系统。本发明提供的移位型数字校准系统，包括校准码发生器、检测控制器、调节单元阵列和待校准电路，其中的校准码发生器由最低位输入输出耦合相连的一对双向移位寄存器组成，实现了具有自动切换功能的可逆校准。本发明有效地缩短了数字校准系统的再次校准时间，提高了再次校准的效率。
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公开(公告)号：CN109286378A
公开(公告)日：2019-01-29
申请号：CN201811118121.0
申请日：2018-09-26
Applicant: 复旦大学
Abstract: 本发明属于半导体和集成电路技术领域，具体为一种具有自适应失调调节功能的斩波电路。本发明斩波电路由输入端调制模块、运算放大器、输出端解调模块、失调检测模块和延迟控制模块电路连接构成；控制斩波的时钟在调制模块以及解调模块之间有一个延迟，这个延迟能有效的减小斩波电路自己产生的等效本征失调，而延迟电路产生的延迟的大小则通过一个检测噪声的模块来控制，从而达到自适应减小噪声的目的。
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Patent Agency Ranking
公开(公告)号：CN109150140A
公开(公告)日：2019-01-04
申请号：CN201810756437.6
申请日：2018-07-11
Applicant: 复旦大学
IPC: H03K5/133
Abstract: 本发明属于集成电路的延时器技术领域，具体为一种差值型相对延时调节器。本发明提供的差值型相对延时调节器，包括第一延时调节通道和第二延时调节通道；两个通道结构相同，均由输入相位控制器、传输延时调节器和输出相位控制器依次级联而成；在相同的延时调节码和逻辑值相反的一对相位控制位的控制下，这两个通道将相同的输入待延时信号经过各自的延时处理后产生一对输出延时信号。延时调节码对这两个输出延时信号跳变沿之间相对延时调节粒度的大小等于其对通道之中的传输延时调节器上升沿和下降沿的传输延时调节粒度之差的绝对值。本发明减小了相对延时的调节粒度，提高了相对延时的调节精度。
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公开(公告)号：CN104506183B
公开(公告)日：2017-10-03
申请号：CN201410741741.5
申请日：2014-12-09
Applicant: 复旦大学
IPC: H03K19/0185
Abstract: 本发明属于集成电路技术领域，具体为一种单电压亚阈值电平转换器。其结构包括两个串联的电平转换反相器。第一个反相器的输入与电路的输入相连，它的下拉网络由一个NMOS管组成，上拉网络由三个PMOS管构成，这三个PMOS管构成了一个带二极管的内部反馈环；第二个反相器的输入与电路的输出相连，它的下拉网络也由一个NMOS管组成，上拉网络由两个堆叠的PMOS构成。当电路输入一个低电压信号时，输出会产生一个全摆幅的高压输出信号。本发明结构简单，能够有效的实现一个信号从亚阈值电压到高电压的电平转换。并且整个电路只需要一个高电压电源，使得它的物理版图可以任意布局和摆放，具有很强的灵活性。
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公开(公告)号：CN104409094B
公开(公告)日：2017-07-28
申请号：CN201410742586.9
申请日：2014-12-09
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于集成电路存储器技术领域，具体为一种亚阈值6管存储单元。其单元结构包括一个反相器，一个存储PMOS管，一个电源反馈PMOS管及两个NMOS传输管。反相器与存储PMOS管交叉耦合，形成存储器的存储核心，并且它们的电源电压由电源反馈管控制；两个NMOS传输管与分别与两个存储结点相连，构成存储单元的读、写电路；电源反馈管用于控制整个存储单元的电源供给；存储单元通过差分位线的方式，将数据写入存储单元，而通过单端位线的方式将数据读出，即通过传输NMOS管及反相器的下拉管形成的下拉通路将数据读出到位线上。本发明具有较小的面积，非常低的漏电流，及较高的低电压工作稳定性。
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公开(公告)号：CN103500583B
公开(公告)日：2016-05-25
申请号：CN201310410505.0
申请日：2013-09-11
Applicant: 复旦大学
IPC: G11C7/18
Abstract: 本发明属于集成电路存储单元技术领域，具体为一种适用于低电压寄存器堆的写加强的抗读位线漏电存储单元。该存储单元包括：插入两个写打断晶体管的交叉耦合的两个反相器，两个写晶体管，由四个晶体管组成的新型的抗位线漏电的读端口。当进行写操作时，关断插入的两个写打断晶体管，两个反相器之间的反馈打断，使得写操作更加容易，从而增强了低电压下的写能力；当进行读操作时，开启插入的两个NMOS晶体管，保持两个反相器之间的反馈，只要读字线RWL为低电平，则读位线到地之间始终有两个关断的NMOS晶体管，这大大减小了读位线上的漏电，增强了低电压下读操作的稳定性。
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公开(公告)号：CN104409095A
公开(公告)日：2015-03-11
申请号：CN201410742898.X
申请日：2014-12-09
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于集成电路存储器技术领域，具体为一种具有位交叉功能的8管存储子阵列结构。其单元结构包括一个由传统的单端8管存储单元组成的mx1子阵列、一对分别受全局列选位线WBL及其互补位线WBLB控制的PMOS电源共享管和一对分别受全局列选位线WBL及其互补位线WBLB控制的NMOS放电共享管。本发明还包括由n列的mx1子阵列组成的8管存阵列，当阵列中某一个存储单元进行写操作时，其所在列的其中一条列选位线跳变为高电平，则由这条列选位线控制的PMOS电源共享管关断，而控制的NMOS放电共享管打开，数据通过局部位线和放电共享管形成的对地通路将数据写入8管存储单元。本发明既支持位交叉功能，又能消除半选择破坏。
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