-
公开(公告)号：CN119997596A
公开(公告)日：2025-05-13
申请号：CN202510124629.5
申请日：2025-01-26
Applicant: 北京大学
Abstract: 本申请提供一种堆叠晶体管的制备方法、堆叠晶体管及半导体器件。方法包括：去除第二伪栅结构，以暴露第二有源结构和栅极隔离层；在第一半导体单元中的第二有源结构、栅极隔离层之上涂覆光刻胶，并通过光刻工艺，至少去除第二半导体单元中的栅极隔离层；依次去除第一伪栅结构和光刻胶，以暴露第一半导体单元中的第一有源结构、栅极隔离层和第二有源结构，以及第二半导体单元中的第一有源结构和第二有源结构；基于第一半导体单元中的第一有源结构、栅极隔离层和第二有源结构，形成第一栅极结构和第二栅极结构，以及同时基于第二半导体单元中的第一有源结构和第二有源结构，形成第三栅极结构和第四栅极结构。
-
公开(公告)号：CN119153404B
公开(公告)日：2025-04-29
申请号：CN202411135779.8
申请日：2024-08-19
Applicant: 北京大学
Abstract: 本申请提供一种倒装堆叠晶体管的制备方法、晶体管、器件及设备，方法包括：在衬底上形成有源结构，有源结构具有第一部分和第二部分，第一部分相比于第二部分靠近衬底；刻蚀源漏区域内的有源结构，并在第一源漏区域内填充绝缘材料，以形成填充结构，源漏区域包括第一源漏区域和第二源漏区域，第一源漏区域与第一部分对应，第二源漏区域与第二部分对应；基于第二源漏区域，形成第一晶体管的第一源漏结构和第一源漏金属；对第一晶体管进行倒片并去除衬底；通过材料的选择性刻蚀填充结构，以暴露第一源漏区域；基于第一源漏区域，形成第二晶体管的第二源漏结构和第二源漏金属。本申请可以实现正背面晶体管的完全自对准。
-
公开(公告)号：CN117995776B
公开(公告)日：2025-04-29
申请号：CN202410057642.9
申请日：2024-01-15
Applicant: 北京大学
IPC: H10D84/03 , H10D84/83 , H10D62/10 , H01L23/538
Abstract: 本申请提供一种堆叠晶体管的制备方法、堆叠晶体管、器件及设备，该方法包括：提供一衬底；依次刻蚀顶部衬底、中间牺牲层和底部衬底，以形成有源结构，有源结构包括第一有源结构和第二有源结构，刻蚀后的中间牺牲层位于第一有源结构和第二有源结构之间；形成间隔设置在第一有源结构表面的第一伪栅结构和包裹第二有源结构的第一浅槽隔离结构；去除刻蚀后的中间牺牲层，以形成第一间隙；在第一间隙中填充绝缘材料，以形成中间介质隔离层，中间介质隔离层用于隔离第一有源结构和第二有源结构；基于第一有源结构和第二有源结构形成第一晶体管和第二晶体管。通过本申请，可以实现第一有源结构和第二有源结构之间的电学隔离。
-
公开(公告)号：CN118073279B
公开(公告)日：2025-04-22
申请号：CN202410178542.1
申请日：2024-02-09
Applicant: 北京大学
IPC: H10D84/03 , H10D84/83 , H01L23/528 , H01L23/48 , H05K1/18
Abstract: 本申请提供一种半导体结构的制备方法、半导体结构、器件及设备，该方法包括：在衬底上形成有源结构；基于正面有源结构，形成正面晶体管的正面器件层；在正面器件层上进行后道工艺处理，以形成正面互连层；第一正面互连层、第二正面互连层和第三正面互连层中的任意两个互连层电学连接；倒片并去除衬底；基于背面有源结构，形成背面晶体管的背面器件层；在背面器件层上进行后道工艺处理，以形成背面互连层；第一背面互连层、第二背面互连层和第三背面互连层中的任意两个互连层电学连接。通过本申请，可以提高半导体结构的空间利用率。
-
公开(公告)号：CN118352341B
公开(公告)日：2025-04-15
申请号：CN202410298110.4
申请日：2024-03-15
Applicant: 北京大学
IPC: H01L23/538 , H01L21/48
Abstract: 本申请提供一种跨层互连结构的制备方法、跨层互连结构及半导体器件。方法包括：提供一半导体衬底；在半导体衬底上形成一个或多个互连单元；其中，每一个互连单元通过依次执行以下步骤进行制备：在半导体衬底上依次沉积形成浅沟槽隔离结构和第一介质层；刻蚀第一介质层以形成第一凹槽，并在第一凹槽内沉积金属材料，形成第一金属结构；在第一金属结构上形成第一金属互连层；倒片并去除半导体衬底，以暴露浅沟槽隔离结构；在浅沟槽隔离结构上形成第二介质层；刻蚀第二介质层、浅沟槽隔离结构和第一介质层直至暴露第一金属结构，形成第二凹槽，并在第二凹槽内沉积金属材料，形成第二金属结构；在第二金属结构上形成第二金属互连层。
-
Patent Agency Ranking
公开(公告)号：CN118315343B
公开(公告)日：2025-04-04
申请号：CN202410442420.9
申请日：2024-04-12
Applicant: 北京大学
Abstract: 本申请提供一种半导体结构的制备方法、半导体结构、器件及设备，该方法包括：在衬底上形成有源结构；在有源结构上沉积绝缘材料，形成浅槽隔离结构；在浅槽隔离结构上形成硬掩模层，并以硬掩模层为掩模刻蚀浅槽隔离结构，以形成栅极凹槽；在栅极凹槽中沉积半导体材料，以形成初始伪栅结构；第一伪栅结构和第二伪栅结构自对准；去除浅槽隔离结构中包裹第一有源结构的一部分，以暴露第一有源结构；基于第一有源结构，形成第一晶体管；倒片并去除衬底；去除浅槽隔离结构中包裹第二有源结构的一部分，以暴露第二有源结构；基于第二有源结构，形成第二晶体管。通过本申请，可以优化工艺流程。
-
公开(公告)号：CN119730364A
公开(公告)日：2025-03-28
申请号：CN202411581005.8
申请日：2024-11-07
Applicant: 北京大学
Abstract: 本申请提供一种倒装堆叠晶体管的制备方法、晶体管、器件及设备。其中，制备方法包括：在衬底上形成依次堆叠的第一半导体结构和第二半导体结构；刻蚀位于源漏区域内的第一半导体结构和第二半导体结构，并在第一半导体结构对应的第一源漏区域内填充绝缘材料，以形成填充结构；通过前道工艺，基于第二半导体结构，形成第三半导体结构，第三半导体结构包括第一源漏结构；倒片并去除衬底和填充结构，以暴露第一半导体结构，基于第一半导体结构，形成第四半导体结构，第四半导体结构至少包括第二源漏结构；基于第三半导体结构和第四半导体结构，多次倒片分别形成第一晶体管和第二晶体管。本申请通过多次倒片的方式，提高了整体器件制备过程的热预算。
-
公开(公告)号：CN119653847A
公开(公告)日：2025-03-18
申请号：CN202411602679.1
申请日：2024-11-11
Applicant: 北京大学
Abstract: 本申请提供一种晶体管的制备方法、晶体管及半导体器件。该制备方法包括：在半导体衬底上形成堆叠结构；刻蚀堆叠结构以形成多个鳍状结构，多个鳍状结构沿第一方向依次排布，多个鳍状结构中任意相邻的两个鳍状结构之间形成第一沟槽；在第一沟槽内形成覆盖多个鳍状结构的侧壁的第一侧墙；刻蚀位于第一沟槽下方的半导体衬底，以得到第二沟槽；在第一沟槽和第二沟槽内沉积电介质材料，以形成隔离结构；去除第一侧墙，以分隔隔离结构和多个鳍状结构，得到第一半导体结构；基于第一半导体结构中的多个鳍状结构，形成多个第一晶体管，隔离结构用于电学隔离多个第一晶体管中任意相邻的两个第一晶体管，任意相邻的两个第一晶体管的极性相同或不同。
-
公开(公告)号：CN119421414A
公开(公告)日：2025-02-11
申请号：CN202411486038.4
申请日：2024-10-23
Applicant: 北京大学
IPC: H10B12/00
Abstract: 本申请提供一种半导体结构的制备方法、半导体结构、器件及设备，方法包括：在衬底上形成第一半导体结构，第一半导体结构至少包括第一有源结构和第二有源结构，第一有源结构相对于第二有源结构远离衬底；基于第一有源结构，形成互补金属氧化物半导体CMOS晶体管；对CMOS晶体管进行倒片，并暴露第二有源结构；基于第二有源结构，形成存储单元，存储单元中的晶体管的沟道为曲线型沟道。本申请可以实现具有逻辑功能的CMOS电路与具有曲线型沟道的存储单元的同质集成，而且曲线型的沟道可以增加等效栅长，以降低漏电，提高保持时间，降低功耗。
-
公开(公告)号：CN119364842A
公开(公告)日：2025-01-24
申请号：CN202411345982.8
申请日：2024-09-25
Applicant: 北京大学 , 北京知识产权运营管理有限公司
Abstract: 本申请提供一种半导体结构的制备方法、半导体结构、器件及设备。其中，制备方法包括：在衬底上形成有源结构，有源结构包括第一有源结构和第二有源结构，第二有源结构相较于第一有源结构远离衬底；基于第二有源结构，形成第一PN结结构；对第一PN结结构进行倒片并去除衬底，以暴露第一有源结构；基于第一有源结构，形成第二PN结结构，第一PN结结构和第二PN结结构构成PN结结构；其中，在形成第一PN结结构之前，对第一有源结构和第二有源结构进行离子注入。本申请通过制备半导体结构的PN结，增强了半导体器件中电路设计的灵活性。
-
-
-
-
-
-
-
-
-
Search Results
247
records
(took 0.029 seconds)
