-
公开(公告)号：CN108460184A
公开(公告)日：2018-08-28
申请号：CN201810070832.9
申请日：2018-01-24
Applicant: 三星电子株式会社
IPC: G06F17/50
CPC classification number: G05B19/4097 , G05B2219/45031 , G06F17/5072 , G06F2217/12 , Y02P90/265
Abstract: 一种制造包括标准单元的实例的集成电路(IC)的方法包括布置第一实例并布置与第一实例相邻的第二实例。所述第二实例具有与所述第一实例的场景组相对应的前端层图案。所述场景组包括与实例的前端层图案有关的信息，所述前端层图案在所述第一实例上引起相同的局部布局效应(LLE)并且与所述第一实例相邻地布置。
-
Patent Agency Ranking
公开(公告)号：CN116894417A
公开(公告)日：2023-10-17
申请号：CN202310348186.9
申请日：2023-04-03
Applicant: 三星电子株式会社
IPC: G06F30/392 , G06F30/398
Abstract: 提供了单元库和计算系统。所述单元库存储在计算机可读存储介质中。所述单元库被配置为存储：根据标准单元中包括的晶体管的阈值电压的所述标准单元的第一延迟信息；以及根据所述标准单元中包括的所述晶体管的迁移率的所述标准单元的第二延迟信息。
-
公开(公告)号：CN108460184B
公开(公告)日：2023-08-08
申请号：CN201810070832.9
申请日：2018-01-24
Applicant: 三星电子株式会社
IPC: G06F30/392
Abstract: 一种制造包括标准单元的实例的集成电路(IC)的方法包括布置第一实例并布置与第一实例相邻的第二实例。所述第二实例具有与所述第一实例的场景组相对应的前端层图案。所述场景组包括与实例的前端层图案有关的信息，所述前端层图案在所述第一实例上引起相同的局部布局效应(LLE)并且与所述第一实例相邻地布置。
-
-
公开(公告)号：CN117272924A
公开(公告)日：2023-12-22
申请号：CN202311314082.2
申请日：2018-02-27
Applicant: 三星电子株式会社
IPC: G06F30/398 , G06F30/392
Abstract: 本发明提供一种设计集成电路的方法。所述方法包括：使用至少一个处理器执行合成运算，以从关于集成电路的输入数据产生网表；使用至少一个处理器来放置及路由标准单元，以产生布局数据及配线数据，标准单元使用网表来定义所述集成电路；使用至少一个处理器从布局数据提取寄生分量；以及使用至少一个处理器基于布局数据及配线数据、根据时序约束条件来执行集成电路的时序分析。
-
公开(公告)号：CN108804734B
公开(公告)日：2023-11-07
申请号：CN201810160711.3
申请日：2018-02-27
Applicant: 三星电子株式会社
IPC: G06F30/398 , G06F30/392
Abstract: 本发明提供一种设计集成电路的方法及其系统。所述设计集成电路的方法包括：产生配线数据，所述配线数据对应于集成电路中所包含的网，所述配线数据包括与所述网对应的配线的金属层信息及所述配线的物理信息；利用所述配线数据中所包含的所述配线的所述物理信息来执行时序分析，以产生时序分析数据；以及根据所述时序分析数据来改变所述集成电路的布局。
-
-
-
-
-
Search Results
6
records
(took 0.021 seconds)
