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公开(公告)号：CN117594085A
公开(公告)日：2024-02-23
申请号：CN202310744281.0
申请日：2023-06-21
Applicant: 三星电子株式会社
IPC: G11C8/10
Abstract: 提供了一种半导体存储器件及设计其的方法。所述半导体存储器件包括n个物理存储体，所述n个物理存储体中的每一个物理存储体被配置为全部地或部分地被包括在第一逻辑存储体或第二逻辑存储体中，并且被布置在行方向上，其中，n是大于或等于3的整数，并且其中，所述n个物理存储体在所述行方向上的相应宽度的总和与所述n个物理存储体中的每一个物理存储体在列方向上的高度的比例为不是2的倍数的实数倍。
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公开(公告)号：CN108155174A
公开(公告)日：2018-06-12
申请号：CN201711274048.1
申请日：2017-12-06
Applicant: 三星电子株式会社
IPC: H01L23/535 , H01L25/18
CPC classification number: H01L25/18 , G11C5/025 , G11C5/04 , G11C5/063 , G11C7/1006 , H01L25/0652 , H01L25/0655 , H01L25/0657 , H01L2224/0401 , H01L2224/04042 , H01L2224/16145 , H01L2224/16227 , H01L2224/17181 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48145 , H01L2224/48227 , H01L2224/49052 , H01L2224/73207 , H01L2224/73257 , H01L2224/73265 , H01L2225/06506 , H01L2225/0651 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06551 , H01L2225/06562 , H01L2225/06565 , H01L2924/1431 , H01L2924/1434 , H01L2924/15311 , H01L2924/00014 , H01L2924/00012 , H01L2924/00 , H01L23/535
Abstract: 本发明构思涉及包括堆叠芯片的半导体存储器件及具有其的存储模块。一种半导体存储器件包括：存储结构，其包括一个堆叠在另一个上的第一集成电路芯片和多个第二集成电路芯片，第一集成电路芯片插置在所述多个第二集成电路芯片中的一对之间；接口单元，其设置在第一集成电路芯片上，存储结构通过接口单元连接到第三电路，并且接口单元将操作信号传输到第一集成电路芯片和所述多个第二集成电路芯片；至少一个芯片间互连器，其与接口单元以及第一集成电路芯片和所述多个第二集成电路芯片连接；以及与接口单元和第三电路连接的外部互连器。
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公开(公告)号：CN107527649B
公开(公告)日：2023-05-23
申请号：CN201710328898.9
申请日：2017-05-11
Applicant: 三星电子株式会社
IPC: G11C11/408 , G11C8/10 , G11C8/06
Abstract: 本发明公开了一种存储器器件，其包括连接到字线和第一位线的第一存储器单元，连接到所述字线和第二位线的第二存储器单元，被配置为选择字线的行解码器，以及列解码器。所述行解码器和所述第一存储器单元之间的第一距离比所述行解码器和所述第二存储器单元之间的第二距离短。所述列解码器基于当第一存储器单元被激活的时间点来选择第一位线。
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公开(公告)号：CN107545920B9
公开(公告)日：2023-04-07
申请号：CN201710485044.1
申请日：2017-06-23
Applicant: 三星电子株式会社
IPC: G11C11/408 , G11C11/4093 , G11C11/4096
Abstract: 公开了存储器设备、包括存储器设备的存储器封装以及包括存储器设备的存储器模块。存储器封装包括配置为响应于来自外部设备的第一芯片选择信号而操作的第一存储器设备、配置为响应于来自外部设备的第二芯片选择信号而操作的第二存储器设备以及配置为响应于来自外部设备的第三芯片选择信号而操作的第三存储器设备。第三存储器设备包括缓冲单元，该缓冲单元通过内部数据线与第三存储器设备的内部电路连接，通过第一存储器数据线与第一存储器设备连接，通过第二存储器数据线与第二存储器设备连接，并且通过数据线与外部设备连接。
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公开(公告)号：CN114078510A
公开(公告)日：2022-02-22
申请号：CN202110928358.0
申请日：2021-08-13
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C29/42
Abstract: 一种半导体存储器装置，包括：存储器单元阵列、纠错码(ECC)引擎、清理控制电路和控制逻辑电路。存储器单元阵列包括存储器单元行，存储器单元行中的每一个包括易失性存储器单元。清理控制电路基于用于刷新存储器单元行的刷新行地址生成用于以第一周期对存储器单元行执行正常清理操作的清理地址。控制逻辑电路控制ECC引擎和清理控制电路以在刷新操作内动态地对弱码字分配清理操作，使得以小于第一周期的第二周期执行动态分配清理(DAS)操作。在对存储器单元行中的至少一个的正常清理操作或正常读取操作期间在弱码字中的每一个中检测到错误比特。
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Patent Agency Ranking
公开(公告)号：CN107545920A
公开(公告)日：2018-01-05
申请号：CN201710485044.1
申请日：2017-06-23
Applicant: 三星电子株式会社
IPC: G11C11/408 , G11C11/4093 , G11C11/4096
CPC classification number: G11C16/10 , G11C5/04 , G11C7/06 , G11C7/1018 , G11C7/1057 , G11C7/1066 , G11C11/4093 , H01L2224/48145
Abstract: 公开了存储器设备、包括存储器设备的存储器封装以及包括存储器设备的存储器模块。存储器封装包括配置为响应于来自外部设备的第一芯片选择信号而操作的第一存储器设备、配置为响应于来自外部设备的第二芯片选择信号而操作的第二存储器设备以及配置为响应于来自外部设备的第三芯片选择信号而操作的第三存储器设备。第三存储器设备包括缓冲单元，该缓冲单元通过内部数据线与第三存储器设备的内部电路连接，通过第一存储器数据线与第一存储器设备连接，通过第二存储器数据线与第二存储器设备连接，并且通过数据线与外部设备连接。
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公开(公告)号：CN107527642A
公开(公告)日：2017-12-29
申请号：CN201710456913.8
申请日：2017-06-16
Applicant: 三星电子株式会社
CPC classification number: G11C11/4091 , G11C5/025 , G11C5/04 , G11C8/12 , G11C11/4087 , G11C11/4093 , G11C11/4097 , G11C2207/107 , G11C7/12 , G11C7/18 , G11C8/08 , G11C8/10 , G11C8/14
Abstract: 本发明涉及一种存储器器件和存储器模块。所述存储器器件可包括：连接至字线和位线的存储器单元；第一位线感测放大器，其通过位线连接至存储器单元，并且构造为放大位线的信号；以及第二位线感测放大器，其邻近于第一位线感测放大器布置，并且不连接至位线。可通过从处理器接收的地址选择第二位线感测放大器，并且可根据从处理器接收的命令将数据存储在第二位线感测放大器中或者从第二位线感测放大器输出数据。在本文所述的一些方面，存储器器件可包括高速操作的缓冲存储器，从而提高了存储器模块的性能。
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公开(公告)号：CN107527642B
公开(公告)日：2023-05-16
申请号：CN201710456913.8
申请日：2017-06-16
Applicant: 三星电子株式会社
Abstract: 本发明涉及一种存储器器件和存储器模块。所述存储器器件可包括：连接至字线和位线的存储器单元；第一位线感测放大器，其通过位线连接至存储器单元，并且构造为放大位线的信号；以及第二位线感测放大器，其邻近于第一位线感测放大器布置，并且不连接至位线。可通过从处理器接收的地址选择第二位线感测放大器，并且可根据从处理器接收的命令将数据存储在第二位线感测放大器中或者从第二位线感测放大器输出数据。在本文所述的一些方面，存储器器件可包括高速操作的缓冲存储器，从而提高了存储器模块的性能。
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公开(公告)号：CN107545920B
公开(公告)日：2023-03-07
申请号：CN201710485044.1
申请日：2017-06-23
Applicant: 三星电子株式会社
IPC: G11C11/408 , G11C11/4093 , G11C11/4096
Abstract: 公开了存储器设备、包括存储器设备的存储器封装以及包括存储器设备的存储器模块。存储器封装包括配置为响应于来自外部设备的第一芯片选择信号而操作的第一存储器设备、配置为响应于来自外部设备的第二芯片选择信号而操作的第二存储器设备以及配置为响应于来自外部设备的第三芯片选择信号而操作的第三存储器设备。第三存储器设备包括缓冲单元，该缓冲单元通过内部数据线与第三存储器设备的内部电路连接，通过第一存储器数据线与第一存储器设备连接，通过第二存储器数据线与第二存储器设备连接，并且通过数据线与外部设备连接。
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公开(公告)号：CN108155174B
公开(公告)日：2021-06-08
申请号：CN201711274048.1
申请日：2017-12-06
Applicant: 三星电子株式会社
IPC: H01L23/535 , H01L25/18
Abstract: 本发明构思涉及包括堆叠芯片的半导体存储器件及具有其的存储模块。一种半导体存储器件包括：存储结构，其包括一个堆叠在另一个上的第一集成电路芯片和多个第二集成电路芯片，第一集成电路芯片插置在所述多个第二集成电路芯片中的一对之间；接口单元，其设置在第一集成电路芯片上，存储结构通过接口单元连接到第三电路，并且接口单元将操作信号传输到第一集成电路芯片和所述多个第二集成电路芯片；至少一个芯片间互连器，其与接口单元以及第一集成电路芯片和所述多个第二集成电路芯片连接；以及与接口单元和第三电路连接的外部互连器。
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