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公开(公告)号：CN116419561A
公开(公告)日：2023-07-11
申请号：CN202211649713.1
申请日：2022-12-21
Applicant: 三星电子株式会社
IPC: H10B10/00 , G11C11/412
Abstract: 本公开涉及集成电路和静态随机存取存储器。在一实施方式中，一种集成电路包括第一n型金属氧化物半导体(NMOS)区、第二NMOS区、在第一NMOS区和第二NMOS区之间的第一p型MOS(PMOS)区、在第一PMOS区和第二NMOS区之间的第二PMOS区、以及在第一方向上延伸并将第一NMOS区联接到第一PMOS区的第一有源桥。第一有源桥的水平与第一传输晶体管的第一电极的水平、第一传输晶体管的第二电极的水平、第一下拉晶体管的第一电极的水平、第一下拉晶体管的第二电极的水平、第一上拉晶体管的第一电极的水平和第一上拉晶体管的第二电极的水平相同。
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公开(公告)号：CN115915759A
公开(公告)日：2023-04-04
申请号：CN202210988666.7
申请日：2022-08-17
Applicant: 三星电子株式会社
IPC: H10B20/25
Abstract: 一种半导体集成电路器件，其包括：标准单元，位于衬底上；一次性可编程(OTP)存储器结构，位于所述标准单元的边缘部分处；以及编程晶体管，在与所述标准单元的设置有所述OTP存储器结构的所述边缘部分相邻的位置处位于所述标准单元外部，所述编程晶体管电连接到所述OTP存储器结构。所述OTP存储器结构包括第一反熔丝和第二反熔丝。当编程电压被施加到编程晶体管并且偏置电源电压被施加到所述OTP存储器结构时，所述第一反熔丝和所述第二反熔丝均变得短路，并且所述偏置电源电压被提供到所述标准单元。
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公开(公告)号：CN110473880B
公开(公告)日：2024-05-17
申请号：CN201910127857.2
申请日：2019-02-20
Applicant: 三星电子株式会社
Abstract: 本发明公开了一种半导体器件及其制造方法。该半导体器件包括：衬底；第一导电类型的第一阱区和第二导电类型的第二阱区，所述第一阱区和所述第二阱区在所述衬底中彼此水平相邻地形成；掩埋绝缘层，所述掩埋绝缘层形成在所述第一阱区和所述第二阱区上；在所述掩埋绝缘层上的第一半导体层和所述第二半导体层，所述第一半导体层形成为与所述第一阱区垂直交叠，并且所述第二半导体层形成为与所述第二阱区垂直交叠；第一隔离层，所述第一隔离层形成在所述掩埋绝缘层上的所述第一半导体层和所述第二半导体层之间；以及导电层，所述导电层形成在所述第一半导体层和所述第二半导体层上以在所述第一半导体层和所述第二半导体层上延伸。
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公开(公告)号：CN115376598A
公开(公告)日：2022-11-22
申请号：CN202210430732.9
申请日：2022-04-22
Applicant: 三星电子株式会社
Abstract: 一次性可编程(OTP)存储装置包括存取晶体管、字线、电压线、阱、第一填充氧化物层、第一半导体层和位线。所述存取晶体管包括：栅极结构，所述栅极结构位于衬底上；以及第一杂质区和第二杂质区，所述第一杂质区和所述第二杂质区分别位于所述衬底的与所述栅极结构相邻的部分处。所述字线电连接到所述栅极结构。所述电压线电连接到所述第一杂质区。所述阱位于所述衬底的上部，并且掺杂有具有第一导电类型的杂质。所述第一填充氧化物层形成在所述阱上。所述第一半导体层形成在所述第一填充氧化物层上，并且掺杂有具有所述第一导电类型的杂质，并且电连接到所述第二杂质区。所述位线电连接到所述阱。
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公开(公告)号：CN110473880A
公开(公告)日：2019-11-19
申请号：CN201910127857.2
申请日：2019-02-20
Applicant: 三星电子株式会社
Abstract: 本发明公开了一种半导体器件及其制造方法。该半导体器件包括：衬底；第一导电类型的第一阱区和第二导电类型的第二阱区，所述第一阱区和所述第二阱区在所述衬底中彼此水平相邻地形成；掩埋绝缘层，所述掩埋绝缘层形成在所述第一阱区和所述第二阱区上；在所述掩埋绝缘层上的第一半导体层和所述第二半导体层，所述第一半导体层形成为与所述第一阱区垂直交叠，并且所述第二半导体层形成为与所述第二阱区垂直交叠；第一隔离层，所述第一隔离层形成在所述掩埋绝缘层上的所述第一半导体层和所述第二半导体层之间；以及导电层，所述导电层形成在所述第一半导体层和所述第二半导体层上以在所述第一半导体层和所述第二半导体层上延伸。
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Patent Agency Ranking
公开(公告)号：CN110364564B
公开(公告)日：2024-07-05
申请号：CN201910226311.2
申请日：2019-03-25
Applicant: 三星电子株式会社
Inventor： 崔训诚
IPC: H01L29/06 , H01L21/762 , H01L29/78
Abstract: 本公开提供了半导体器件及其制作方法。一种半导体器件包括通过第一元件隔离层分离的第一导电类型的两个晶体管和第二导电类型的两个晶体管。此外，第一导电类型的两个晶体管通过第二元件隔离层彼此分离，并且第二导电类型的两个晶体管通过第三元件隔离层彼此分离。在示例实施例中，第二元件隔离层和第三元件隔离层比第一元件隔离层浅。
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公开(公告)号：CN110634744A
公开(公告)日：2019-12-31
申请号：CN201910053536.2
申请日：2019-01-21
Applicant: 三星电子株式会社
Inventor： 崔训诚
IPC: H01L21/336 , H01L29/78 , H01L27/088 , H01L21/8234
Abstract: 制造半导体器件的方法包括：提供包括具有第一晶格常数的半导体材料的衬底，然后对衬底图案化以形成沿第一方向延伸的第一半导体图案。还在第一半导体图案上形成第二半导体图案。第二半导体图案沿第一方向延伸并具有大于第一晶格常数的第二晶格常数。进一步图案化第二半导体图案以限定第二半导体图案的侧壁，该侧壁沿与第一方向交叉的第二方向延伸。在第二半导体图案上形成沿第一方向延伸的栅极。
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公开(公告)号：CN115224049A
公开(公告)日：2022-10-21
申请号：CN202210335802.2
申请日：2022-03-31
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体装置。所述半导体装置包括：基底；第一掩埋绝缘层，设置在基底上；第一阱，在由第一元件分离膜限定的第一区域中设置在第一掩埋绝缘层上，并且包括沿着第一掩埋绝缘层的上表面延伸的第一部分和在第一部分的一侧处在从基底朝向第一掩埋绝缘层的方向上延伸的第二部分；第二掩埋绝缘层，设置在第一阱的第一部分上；第一半导体膜，设置在第二掩埋绝缘层上；第一栅极结构，位于第一半导体膜上；以及第二元件分离膜，位于第一阱的第一部分上，将第二掩埋绝缘层和第一半导体膜与第一阱的第二部分分离，其中，第一阱的第二部分的上表面与第一元件分离膜的上表面设置在同一平面上。
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