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公开(公告)号：CN106708650A
公开(公告)日：2017-05-24
申请号：CN201511035882.6
申请日：2015-11-17
Applicant: 飞思卡尔半导体公司
CPC classification number: G06F11/1068 , G06F3/0619 , G06F3/0659 , G06F3/0679 , G11C5/005 , G11C29/52 , G11C2029/0409 , G11C2029/0411 , G06F11/1012 , G11C16/3431 , G11C29/42
Abstract: 本公开涉及保护嵌入式非易失性存储器免受干扰。在总线(例如，SoC内部的总线)上从控制器发送控制信号给嵌入式非易失性存储器(NVM)之前，通过编码所述控制信号的至少一个子集来提高片上系统(SoC)的电磁兼容性(EMC)。所用的检错码使EMC事件以相对高的概率将错误引入传送的码字。响应于在所传送的码字中检测到错误，执行一组安全防护操作以防止所述NVM中存储的数据被不可控地改变。
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公开(公告)号：CN106506420A
公开(公告)日：2017-03-15
申请号：CN201510674052.1
申请日：2015-09-08
Applicant: 飞思卡尔半导体公司
IPC: H04L27/148 , H04B5/00 , H02J50/12
CPC classification number: H04B5/0075 , H04B5/0031 , H04B5/0037 , H04L27/148
Abstract: 本发明涉及使用频率混叠FSK解调的无线充电器。一种频移键控(FSK)解调部件，具有采样器，该采样器接收FSK已调信号，对接收的FSK已调信号进行采样，并输出采样信号。该FSK解调部件进一步包括滤波采样信号的低通滤波器，以及检测低通滤波的采样信号的频移的频移检测器。之后该FSK解调部件输出对低通滤波的采样信号的频移的检测的指示。
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公开(公告)号：CN103714188A
公开(公告)日：2014-04-09
申请号：CN201210545271.6
申请日：2012-09-28
Applicant: 飞思卡尔半导体公司
IPC: G06F17/50
CPC classification number: G06F17/5045 , G03F7/70433 , G06F2217/12 , Y02P90/265
Abstract: 一种系统，其用于使用管芯数目优化(DNO)例程来优化能够制造在晶片上的管芯的数目以确定针对目标管芯面积(TDA)的管芯的最大数目，并且产生具有针对TDA的管芯的最大数目的管芯形状的初始结果列表。可选的，能够执行DSO例程以确定具有与管芯的最大数目相对应的最大管芯面积的管芯形状的列表、具有针对减小的TDA的最大面积利用率(AU)的优化管芯形状的第一列表、和/或具有针对增大的TDA的最小面积利用率优化管芯形状的第二列表。能够产生各种管芯形状的候选列表(CL)，并且自动选择和/或显示CL中的条目以指示建议晶片布局。
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公开(公告)号：CN103973267A
公开(公告)日：2014-08-06
申请号：CN201310118959.0
申请日：2013-01-25
Applicant: 飞思卡尔半导体公司
IPC: H03K3/012
CPC classification number: H03K19/0016
Abstract: 本发明涉及具有电源模式控制缓冲器的电子器件。电子器件具有电源控制模块，其用于使所选的功能块在低电压工作模式中运行，而保持其它功能块被连续地供应电力。电源模式控制分配网络包括在分配树中的串联连接的缓冲器的链，该分配树用于将在公用输入端处接收电源模式控制信号分配至连接到各个功能块的各个输出端。在低电源工作模式中，电源控制模块使连续供应的电路供应给链的输出端处的输出缓冲器，而使供应至其它缓冲器的电力降低或切断。输出缓冲器包括反馈路径，其用于使在低电源工作模式之前输出缓冲器的状态在低电源工作模式期间锁存。
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Patent Agency Ranking
公开(公告)号：CN106470024A
公开(公告)日：2017-03-01
申请号：CN201510659344.8
申请日：2015-08-18
Applicant: 飞思卡尔半导体公司
Abstract: 本发明涉及使用穆勒C元件的无假信号时钟切换电路，包括第一和第二时钟线，第一和第二选择线，第一到第四穆勒C元件.穆勒C元件连接到时钟线和选择线及第一和第二逻辑门。第一和第二延迟单元连接到时钟线和第二与第四穆勒C元件。第一AND门连接到第一时钟线、第一穆勒C元件的输出和第一延迟单元。第二AND门连接到第二延迟单元、第三穆勒C元件和第二时钟线，而OR门连接到第一和第二AND门。
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公开(公告)号：CN104517963A
公开(公告)日：2015-04-15
申请号：CN201310450260.4
申请日：2013-09-27
Applicant: 飞思卡尔半导体公司
IPC: H01L27/092 , H01L27/04
CPC classification number: H03K3/012 , G06F17/50 , H01L27/0207 , H01L27/0233 , H03K3/356 , H03K19/0008
Abstract: 一种状态保持电源选通单元，包括以两行或更多行布置的逻辑单元。所述逻辑单元具有有源层，所述有源层至少包括分别设置在第一和第二行中的第一阱和第二阱。在正常操作模式中，第一阱被以第一偏置电压供电，第二阱被以第二偏置电压供电，第一电源线被以VDDC供电，而第二电源线被以VDD供电。在待机模式中，第一阱优选被掉电，第二阱被以第二偏置电压供电，第一电源线被以VDDC供电，而第二电源线被掉电。
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公开(公告)号：CN104009736A
公开(公告)日：2014-08-27
申请号：CN201310140547.7
申请日：2013-02-26
Applicant: 飞思卡尔半导体公司
Inventor： 程志宏
IPC: H03K3/012
CPC classification number: H03K3/012 , H03K3/35625
Abstract: 本发明涉及低功耗主从触发器。在主从触发器中，主锁存器具有第一和第二三态级以及第一反馈级。从锁存器具有第三和第四三态级，以及第二反馈级。提供了具有相反相位的第一和第二时钟开关。第一时钟开关配置在第一或第四三态级中的一个中，并且第一和第四三态级中的另一个共享第一时钟开关。第二时钟开关配置在第二或第三三态级中的一个中，并且第二和第三三态级中的另一个共享第二时钟开关。第二三态级还具有附加的一对互补器件，其具有互相串联连接的信号路径，并且都由从锁存器数据输出门控。该触发器减少了时钟开关的数量和时钟开关的功耗。
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