公开(公告)号：CN115036267A

公开(公告)日：2022-09-09

申请号：CN202210630836.4

申请日：2022-06-06

Applicant: 长鑫存储技术有限公司

Inventor： 朴仁鎬

IPC: H01L21/768 ,  H01L21/8242 ,  H01L23/538 ,  H01L27/108

Abstract: 本公开涉及一种半导体结构及其制备方法，一种半导体结构的制备方法，包括以下步骤。提供衬底，在衬底内形成第一沟槽。在第一沟槽内形成保护层，保护层覆盖第一沟槽的侧壁和底部。刻蚀第一沟槽底部的保护层和衬底，形成第二沟槽。在第二沟槽底部形成钝化层。刻蚀第二沟槽的侧壁形成凹槽，在凹槽内形成介质层。上述半导体结构的制备方法消除位线接触结构这一制程，从而可以减小位线的电阻并简化位线的制备工艺。

公开(公告)号：CN118899220A

公开(公告)日：2024-11-05

申请号：CN202310466023.0

申请日：2023-04-26

Applicant: 长鑫存储技术有限公司

Inventor： 薛兴坤 ,  李泽伦 ,  刘晓阳 ,  徐汉东 ,  朴仁鎬 ,  李辉 ,  顾婷婷

IPC: H01L21/336 ,  H01L29/786 ,  H01L29/417

Abstract: 本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，用于解决晶体管的源/漏极与沟道的接触电阻大的技术问题，该制备方法通过在第一子源极和第一子漏极的部分主表面上形成IGZO层，且IGZO层覆盖第一子源极和第一子漏极之间的区域，之后在IGZO层上形成栅极，第一子源极和第一子漏极分别位于栅极的相对两侧，并在栅极相对两侧的IGZO层的至少部分主表面上分别形成第二子源极和第二子漏极，第二子源极和第一子源极位于同一侧且与第一子源极连接，以共同形成源极，第二子漏极和第一子漏极位于同一侧且与第一子漏极连接，以共同形成漏极，从而增大源极和漏极分别与IGZO层的接触面积，降低接触电阻，提升半导体器件的性能。

公开(公告)号：CN118338761A

公开(公告)日：2024-07-12

申请号：CN202310003165.3

申请日：2023-01-03

Applicant: 长鑫存储技术有限公司

Inventor： 朴仁鎬

IPC: H10N50/01 ,  H10B61/00

Abstract: 本公开提供一种磁性隧道结的制备方法，包括：提供衬底和堆栈层，堆栈层设置于衬底上；形成第一掩膜层，第一掩膜层位于堆栈层上；沿第一掩膜层对堆栈层进行第一次离子束刻蚀，保留的堆栈层形成阵列排布的多个中间结构，保留的第一掩膜层位于中间结构的顶部；中间结构的底部尺寸大于顶部尺寸，保留的第一掩膜层的底部尺寸不小于中间结构的顶部尺寸；形成第二掩膜层，第二掩膜层至少覆盖第一掩膜层的表面；沿第二掩膜层对中间结构进行第二次离子束刻蚀，形成磁性隧道结。本公开能够提高磁性隧道结的结构规整性，避免相邻磁性隧道结的短接，有助于提升具有该磁性隧道结的存储器的存储性能。

公开(公告)号：CN115377180A

公开(公告)日：2022-11-22

申请号：CN202110548438.3

申请日：2021-05-19

Applicant: 长鑫存储技术有限公司

Inventor： 薛晖 ,  刘旭 ,  张林涛 ,  朴仁鎬

IPC: H01L29/06 ,  H01L29/267 ,  H01L29/78 ,  H01L21/336 ,  H01L27/108

Abstract: 本申请提供一种异质结结构、晶体管结构及制备方法，其中异质结结构，包括：第一层，所述第一层包括二维材料层；对应目标区域的第二层，所述第二层直接位于所述第一层上，所述第二层包括二维材料层。本申请的方案中，二维材料可与不同功函数金属接触来形成不同的导电类型，从而无需在制备过程中引入掺杂技术，避免掺杂技术导致的问题，满足大规模集成的需求。

公开(公告)号：CN115377287A

公开(公告)日：2022-11-22

申请号：CN202110547019.8

申请日：2021-05-19

Applicant: 长鑫存储技术有限公司

Inventor： 薛晖 ,  王琪明 ,  朱文生 ,  朴仁鎬

IPC: H01L49/02 ,  H01L27/108 ,  H01L21/8242

Abstract: 本申请提供一种电容结构、存储单元及制备方法。其中电容包括多个异质结结构，其中，每个异质结结构包括第一层和对应目标区域的第二层，第二层直接位于第一层上，第一层和第二层均包括二维材料层；多个异质结结构包括交替叠层设置的第一异质结结构和第二异质结结构，第一异质结结构的第一层包括导电层，第二层包括层间介质层；第二异质结结构的第一层包括层间介质层，第二层包括导电层；其中，相邻异质结结构中下方异质结结构的第二层与上方异质结结构的第一层为同一层；相邻导电层之间通过层间介质层隔离，奇数层的导电层之间电连接，偶数层的导电层之间电连接。本申请的方案无需引入掺杂技术，避免掺杂技术导致的问题，满足大规模集成的需求。

公开(公告)号：CN115274446A

公开(公告)日：2022-11-01

申请号：CN202110483852.0

申请日：2021-04-30

Applicant: 长鑫存储技术有限公司

Inventor： 薛晖 ,  许文涛 ,  沈宇桐 ,  朴仁鎬

IPC: H01L21/336 ,  H01L29/10 ,  H01L27/108

Abstract: 本申请提供一种晶体管结构、半导体结构及其制备方法，晶体管结构的制备方法包括：提供衬底；于衬底的上表面形成沟道层，沟道层包括二维层状过渡金属材料层；于沟道层相对的两侧分别形成源极及漏极；于衬底的上表面形成栅极介质层，栅极介质层覆盖沟道层、源极及漏极；于栅极介质层的上表面形成栅极，栅极至少位于沟道层的正上方。本申请中的晶体管结构的制备方法通过形成二维层状过渡金属材料层作为沟道层，无需额外掺杂即可抑制短沟道效应，可降低阈值电压，提高饱和电流及器件的可靠性；同时由于省去了离子注入的步骤，可以减少光罩使用，减少工艺步骤，降低成本。