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公开(公告)号：CN107147395B
公开(公告)日：2019-12-20
申请号：CN201710283876.5
申请日：2017-04-26
Applicant: 西安空间无线电技术研究所
Abstract: 本发明公开了一种基于双环频率综合的正交调制器输出DAC同步电路，包括I路频率综合器、Q路频率综合器、I路DAC、Q路DAC和可变延时模块，I路频率综合器产生I路DAC所需的采样时钟，I路DAC对I路DAC采样时钟进行1/N分频处理，一路发送至正交调制器的I路、Q路，使正交调制器I路、Q路数据按照I路分频时钟同步处理和输出，另一路经相位延迟后，输出给Q路频率综合器；Q路频率综合器以I路分频时钟作为参考信号，将其与Q路DAC输出的Q路分频时钟进行鉴相、低通滤波和N倍频，产生Q路DAC采样时钟。本发明解决星载高可靠调制器I/Q路高速DAC输出数据不同步的问题。
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公开(公告)号：CN115765834B
公开(公告)日：2024-06-04
申请号：CN202211347915.0
申请日：2022-10-31
Applicant: 西安空间无线电技术研究所
IPC: H04B7/185
Abstract: 本申请涉及一种宽带卫星馈电链路接收通道系统，包括：低噪声放大模块、分路模块和频率变换模块；低噪声放大模块用于对馈电链路上行信号进行放大处理；分路模块用于将经过放大处理的信号分成多路信号；频率变换模块连接多个信号处理终端，频率变换模块用于对多路信号进行频率变换，并将经过频率变换的信号对应输入到多个输入终端；频率变换模块还用于切换多路信号与多个信号处理终端的对应关系。本申请的馈电链路接收通道，基于频率变换模块采用在轨进行频率和路径规划配置的方式，可提高链路的干抗规避能力、服务质量和通道使用效率，对宽带卫星馈电链路性能的提升具有重要的作用。
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公开(公告)号：CN103220168B
公开(公告)日：2015-11-25
申请号：CN201310108509.3
申请日：2013-03-29
Applicant: 西安空间无线电技术研究所
Abstract: 本发明涉及一种基于定长协议数据包长度异常的处理方法；首先将输入的数据流同步后，通过有序的写调度，将数据包依次写入一组双端口RAM中，实现将长包截短的处理；然后通过有序的读调度，将数据包从双端口RAM中读出，实现将短包补长的处理。根据不同的应用场合，通过增加双端口RAM的块数或提高读取双端口RAM中数据的速度，可以有效提高抵抗短包错误的性能。本发明采用的一种基于定长协议数据包长度异常的处理方法，可以适应不同长度错误情况下的数据包定长处理，最大程度地保留了长度异常的数据包中的有效数据，而不是简单的丢弃；本方法简单实用，易于在FPGA或ASIC上实现。
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Patent Agency Ranking
公开(公告)号：CN112241381B
公开(公告)日：2023-10-13
申请号：CN202010897675.6
申请日：2020-08-31
Applicant: 西安空间无线电技术研究所
IPC: G06F13/22
Abstract: 本发明公开了一种基于空闲时隙准实时刷新的星载接口系统，包括：写指针控制及数据输入模块、第一FIFO、第二FIFO、读指针控制及数据输出模块和空闲时隙刷新控制模块；写指针控制及数据输入模块，用于从第一FIFO开始，将第一FIFO和第二FIFO的写使能信号交替设置为周期高电平；根据两个FIFO的写使能信号的有效性进行输入数据的写入；读指针控制及数据输出模块，用于从第一FIFO开始，将第一FIFO和第二FIFO的读使能信号交替设置为高电平；根据两个FIFO的读使能信号的有效性进行输出数据的读取；空闲时隙刷新控制模块，用于在第一FIFO和第二FIFO没有读写操作时进行复位。本发明可在保证数据流不中断的前提下，实现对缓存的准实时刷新，从而提高数据接收的可靠性和安全性，增强了数据接口对空间环境的适应性，提高了系统对异常情况的自主响应能力。
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公开(公告)号：CN103220168A
公开(公告)日：2013-07-24
申请号：CN201310108509.3
申请日：2013-03-29
Applicant: 西安空间无线电技术研究所
Abstract: 本发明涉及一种基于定长协议数据包长度异常的处理方法；首先将输入的数据流同步后，通过有序的写调度，将数据包依次写入一组双端口RAM中，实现将长包截短的处理；然后通过有序的读调度，将数据包从双端口RAM中读出，实现将短包补长的处理。根据不同的应用场合，通过增加双端口RAM的块数或提高读取双端口RAM中数据的速度，可以有效提高抵抗短包错误的性能。本发明采用的一种基于定长协议数据包长度异常的处理方法，可以适应不同长度错误情况下的数据包定长处理，最大程度地保留了长度异常的数据包中的有效数据，而不是简单的丢弃；本方法简单实用，易于在FPGA或ASIC上实现。
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公开(公告)号：CN115765834A
公开(公告)日：2023-03-07
申请号：CN202211347915.0
申请日：2022-10-31
Applicant: 西安空间无线电技术研究所
IPC: H04B7/185
Abstract: 本申请涉及一种宽带卫星馈电链路接收通道系统，包括：低噪声放大模块、分路模块和频率变换模块；低噪声放大模块用于对馈电链路上行信号进行放大处理；分路模块用于将经过放大处理的信号分成多路信号；频率变换模块连接多个信号处理终端，频率变换模块用于对多路信号进行频率变换，并将经过频率变换的信号对应输入到多个输入终端；频率变换模块还用于切换多路信号与多个信号处理终端的对应关系。本申请的馈电链路接收通道，基于频率变换模块采用在轨进行频率和路径规划配置的方式，可提高链路的干抗规避能力、服务质量和通道使用效率，对宽带卫星馈电链路性能的提升具有重要的作用。
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公开(公告)号：CN112241381A
公开(公告)日：2021-01-19
申请号：CN202010897675.6
申请日：2020-08-31
Applicant: 西安空间无线电技术研究所
IPC: G06F13/22
Abstract: 本发明公开了一种基于空闲时隙准实时刷新的星载接口系统，包括：写指针控制及数据输入模块、第一FIFO、第二FIFO、读指针控制及数据输出模块和空闲时隙刷新控制模块；写指针控制及数据输入模块，用于从第一FIFO开始，将第一FIFO和第二FIFO的写使能信号交替设置为周期高电平；根据两个FIFO的写使能信号的有效性进行输入数据的写入；读指针控制及数据输出模块，用于从第一FIFO开始，将第一FIFO和第二FIFO的读使能信号交替设置为高电平；根据两个FIFO的读使能信号的有效性进行输出数据的读取；空闲时隙刷新控制模块，用于在第一FIFO和第二FIFO没有读写操作时进行复位。本发明可在保证数据流不中断的前提下，实现对缓存的准实时刷新，从而提高数据接收的可靠性和安全性，增强了数据接口对空间环境的适应性，提高了系统对异常情况的自主响应能力。
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公开(公告)号：CN107147395A
公开(公告)日：2017-09-08
申请号：CN201710283876.5
申请日：2017-04-26
Applicant: 西安空间无线电技术研究所
Abstract: 本发明公开了一种基于双环频率综合的正交调制器输出DAC同步电路，包括I路频率综合器、Q路频率综合器、I路DAC、Q路DAC和可变延时模块，I路频率综合器产生I路DAC所需的采样时钟，I路DAC对I路DAC采样时钟进行1/N分频处理，一路发送至正交调制器的I路、Q路，使正交调制器I路、Q路数据按照I路分频时钟同步处理和输出，另一路经相位延迟后，输出给Q路频率综合器；Q路频率综合器以I路分频时钟作为参考信号，将其与Q路DAC输出的Q路分频时钟进行鉴相、低通滤波和N倍频，产生Q路DAC采样时钟。本发明解决星载高可靠调制器I/Q路高速DAC输出数据不同步的问题。
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