公开(公告)号：CN119815865A

公开(公告)日：2025-04-11

申请号：CN202411781595.9

申请日：2024-12-05

Applicant: 西安电子科技大学 ,  西安电子科技大学广州研究院

Inventor： 李祥东 ,  翟丽荔 ,  游淑珍 ,  张进成 ,  郝跃

IPC: H10D30/47 ,  H10D64/27 ,  H10D64/68 ,  H10D62/10 ,  H10D30/01

Abstract: 本发明公开了一种增强型槽栅MIS‑HEMT器件及其制备方法，该器件包括自下而上依次设置的衬底层、成核层、缓冲层、GaN沟道层、插入层和第一AlGaN势垒层，其中，第一AlGaN势垒层的上表面的两侧分别包括第一隔离区和第二隔离区；第一AlGaN势垒层的中部开设有栅极区凹槽，栅极区凹槽从第一AlGaN势垒层的上表面向下延伸至GaN沟道层的上表面；第一隔离区和第二隔离区的内侧分别设置有源电极和漏电极；栅极区凹槽内部以及第一AlGaN势垒层的上表面自下而上依次设置有第二AlGaN势垒层和高阻C:GaN层，高阻C:GaN层的上表面覆盖有钝化层，钝化层上设置有栅极窗口，栅极窗口处设置有栅电极。本发明改善了生长界面寄生沟道的问题，有效提高了阈值电压的稳定性以及栅极正向漏电特性。

公开(公告)号：CN119325270B

公开(公告)日：2025-04-04

申请号：CN202411864587.0

申请日：2024-12-18

Applicant: 西安电子科技大学广州研究院

Inventor： 李祥东 ,  翟丽荔 ,  张进成 ,  郝跃

IPC: H10D62/10 ,  H10D64/27 ,  H10D64/01 ,  H10D30/47 ,  H10D30/01

Abstract: 本申请公开了一种绝缘栅MIS HEMT器件、制备方法、芯片及电子设备，该器件结构包括：衬底层，依次位于衬底层上的成核层、过渡层、缓冲层、沟道层、插入层、势垒层和C掺杂的C:GaN绝缘层；金属层，位于绝缘层上；隔离结构，位于HEMT器件的侧壁，其中，隔离结构贯穿于势垒层、插入层和沟道层，且位于缓冲层上；钝化层，位于金属层的和势垒层的上表面、绝缘层的和金属层的侧壁；栅极，位于栅极开孔区域，且贯穿钝化层至金属层的上表面；源极和漏极，分别位于栅极的不同侧其中，源极和漏极贯穿于所述钝化层、势垒层、插入层和部分沟道层。本申请通过设置C:GaN绝缘层和高阻缓冲层，使得器件具有较正的阈值电压，减少器件的栅极漏电，提高了器件的栅极的耐压特性。

公开(公告)号：CN119815864A

公开(公告)日：2025-04-11

申请号：CN202411772229.7

申请日：2024-12-04

Applicant: 西安电子科技大学 ,  西安电子科技大学广州研究院

Inventor： 李祥东 ,  李秋爽 ,  翟丽荔 ,  游淑珍 ,  张进成 ,  郝跃

IPC: H10D30/47 ,  H10D62/824 ,  H10D62/854 ,  H10D62/10

Abstract: 本发明公开了一种C:GaN栅增强型HEMT器件及其制备方法，该器件包括自下而上依次设置的衬底层、成核层、高阻缓冲层、背势垒层、GaN沟道层、插入层和势垒层，势垒层的上表面的中部依次设置有C掺杂的C:GaN帽层和TiN金属层；势垒层的上表面的两侧分别包括第一离子注入区和第二离子注入区；第一离子注入区和第二离子注入区的内侧分别设置有源电极和漏电极，源电极和漏电极的下表面均与GaN沟道层接触；TiN金属层和势垒层的上表面以及C:GaN帽层的两侧设置有钝化层，C:GaN帽层的上表面设置有栅电极。本发明通过设置C:GaN帽层和背势垒层，有效减少了栅极漏电，提高了栅极正向耐压，得到了阈值电压稳定的增强型器件。

公开(公告)号：CN119815851A

公开(公告)日：2025-04-11

申请号：CN202411753552.X

申请日：2024-12-02

Applicant: 西安电子科技大学 ,  西安电子科技大学广州研究院

Inventor： 李祥东 ,  刘通 ,  张婕 ,  李秋爽 ,  翟丽荔 ,  程智博 ,  张远航 ,  游淑珍 ,  张进成 ,  郝跃

IPC: H10D30/01 ,  H10D30/47 ,  H10D62/85 ,  H10D64/23

Abstract: 本发明公开了一种漏极调制GaN器件的制备方法及漏极调制GaN器件，该方法在制备漏极调制GaN器件中两个厚度不同的P‑GaN层时，先沉积厚度较大的P‑GaN层，然后在不同的区域对P‑GaN层进行两次刻蚀，形成较厚的第一P‑GaN层和较薄的P‑GaN层；并且沉积的栅极P‑GaN上的金属与漏极P‑GaN的金属不同，使得栅极为肖特基接触，漏极与P‑GaN、源极、漏极为欧姆接触。根据本发明提供的方法，通过两步刻蚀的方法形成厚度不同的两个P‑GaN层，相较于传统刻蚀凹槽后再生长来制备混合漏极型GaN晶体管(HD‑GIT)从而减小动态导通电阻方法，本发明的工艺步骤较少、工艺复杂度较低；并且肖特基接触的栅极漏电流更小。

公开(公告)号：CN119325270A

公开(公告)日：2025-01-17

申请号：CN202411864587.0

申请日：2024-12-18

Applicant: 西安电子科技大学广州研究院

Inventor： 李祥东 ,  翟丽荔 ,  张进成 ,  郝跃

IPC: H10D62/10 ,  H10D64/27 ,  H10D64/01 ,  H10D30/47 ,  H10D30/01

Abstract: 本申请公开了一种绝缘栅MIS HEMT器件、制备方法、芯片及电子设备，该器件结构包括：衬底层，依次位于衬底层上的成核层、过渡层、缓冲层、沟道层、插入层、势垒层和C掺杂的C:GaN绝缘层；金属层，位于绝缘层上；隔离结构，位于HEMT器件的侧壁，其中，隔离结构贯穿于势垒层、插入层和沟道层，且位于缓冲层上；钝化层，位于金属层的和势垒层的上表面、绝缘层的和金属层的侧壁；栅极，位于栅极开孔区域，且贯穿钝化层至金属层的上表面；源极和漏极，分别位于栅极的不同侧其中，源极和漏极贯穿于所述钝化层、势垒层、插入层和部分沟道层。本申请通过设置C:GaN绝缘层和高阻缓冲层，使得器件具有较正的阈值电压，减少器件的栅极漏电，提高了器件的栅极的耐压特性。