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公开(公告)号：CN114051004B
公开(公告)日：2023-06-20
申请号：CN202111264711.6
申请日：2021-10-28
Applicant: 西安微电子技术研究所
IPC: H04L47/22 , H04L47/27 , H04L47/283
Abstract: 本发明公开了一种基于虚链路接收时刻点的低开销时槽管理系统及管理方法，属于时间触发通信领域，旨在解决现有技术中在发送时刻点到达之前，又接收到数据，需要另外开启接收窗口，复杂度高，资源消耗大的缺陷性技术问题。本发明采用RAM存储虚链路时间参数，支持的虚链路数目与RAM容量有关，可根据应用需求选择满足要求的RAM对虚链路时间参数提前配置存储，接收到时间触发数据时，才进行时槽计算和管理，相对于实时计算时槽管理方法，复杂度低，逻辑资源开销低，支持虚链路数目多；另外采用RAM存储虚链路时间参数，并基于虚链路ID进行索引，且通过不同端口对时间参数的配置和读取，访问速度快，避免访问冲突，降低了访问开销，增加了可靠性。
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公开(公告)号：CN111697949B
公开(公告)日：2023-02-07
申请号：CN202010568546.2
申请日：2020-06-19
Applicant: 西安微电子技术研究所
IPC: H03K5/125
Abstract: 本发明公开了一种面向多元信号产生和检测的控制系统及控制方法，系统包括总线接口模块，所述总线接口模块上双向连接有2～3个控制模块，所述每个控制模块用于完成32路可配置输入信号和输出信号的控制；所述控制模块包括寄存器控制模块、输入信号滤波模块、方波和脉冲产生控制模块以及方波和脉冲检测控制模块，所述寄存器控制模块与总线接口模块、输入信号滤波模块以及方波和脉冲产生控制模块双向连接；所述输入信号滤波模块和方波和脉冲检测控制模块双向连接；本发明设置2‑3组控制模块，分别控制完成一组32路可配置输入、输出信号的控制，通过参数配置的方式实现至少64路输入信号检测和64路输出信号产生的功能。
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公开(公告)号：CN111628914B
公开(公告)日：2021-06-29
申请号：CN202010568541.X
申请日：2020-06-19
Applicant: 西安微电子技术研究所
IPC: H04L12/26
Abstract: 本发明属于链路测量领域，公开了一种周期通信网络的链路延时测量方法、系统及FPGA，所述测量方法包括：向Master发送测量请求报文，记录测量请求报文发送时刻；获取Master接收测量请求报文时的测量请求报文接收时刻；接收Master发送的第一应答报文和第二应答报文，记录第一应答报文接收时刻和第二应答报文接收时刻；获取Master发送第一应答报文时的第一应答报文发送时刻；根据上述时刻以及周期长度得到链路延时。通过增加了一次应答报文的交互，进而能够得到报文传输间隔累计的时钟偏差大小，相较于现有直接将该时钟偏差认为0的方式，极大的提升了链路延时的测量精度。
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公开(公告)号：CN110399317A
公开(公告)日：2019-11-01
申请号：CN201910636303.5
申请日：2019-07-15
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种嵌入式系统的软件自适应的多功能控制器，包括总线接口模块、全局多路总线接口转换模块、全局寄存器控制模块以及功能模块；总线接口模块包括若干类型的总线接口单元，功能模块包括若干类型的功能单元，所有总线接口单元、全局寄存器控制模块和所有功能单元均与全局多路总线接口转换模块双向连接；总线接口模块、全局多路总线接口转换模块、功能模块以及全局寄存器控制模块中均设置全局宏定义配置模块和全局参数配置模块。总线接口单元和功能单元不需要重新设计；同时，驱动软件在获取该控制器中相关参数的情况下可以实现软件自适应功能，软件功能不需要重新设计，大大降低了嵌入式计算机的设计周期短和设计成本。
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公开(公告)号：CN107425936B
公开(公告)日：2019-04-16
申请号：CN201710453475.X
申请日：2017-06-15
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种透明时钟测量装置，包括测量节点，测量节点包括发送\接收调度模块，发送\接收调度模块与MAC模块和发送等待计时模块连接；发送等待计时模块与组帧模块连接，组帧模块与同步处理模块连接；固化排队模块、固化计算模块和同步处理模块顺序单向连接；其中组帧模块与MAC模块连接，固化排队模块与MAC模块连接；其中MAC模块与PHY模块双向连接。采用纯硬件设计能够实现纳秒级测量精度，提升网络时钟同步质量。
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Patent Agency Ranking
公开(公告)号：CN109547157A
公开(公告)日：2019-03-29
申请号：CN201811319944.X
申请日：2018-11-07
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种支持时间触发以太网的万兆网络控制器及控制方法，控制器包括与自环控制模块连接的发送通道和接收通道，自环控制模块用于将发送通道的数据流传输到接收通道，发送通道用于将PCF帧、TT帧以及ET帧按照协议要求的标准帧格式对数据组帧并发送；接收通道用于将从物理层接收到的数据帧与时钟同步后，进行帧解析，再根据帧解析的结果，将数据帧分类存入缓存供给接收接口；支持全双工数据通信；支持最大数据包是1518字节；支持CRC32校验及错误管理；支持XGMII接口的内部自环；支持流量控制功能；支持标准MDIO PHY管理接口功能。
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公开(公告)号：CN109445330A
公开(公告)日：2019-03-08
申请号：CN201811230320.0
申请日：2018-10-22
Applicant: 西安微电子技术研究所
IPC: G05B19/042
Abstract: 本发明提供一种基于光接口的万兆高精度时钟同步交换模块及交换方法，SFP光纤接口模块与FPGA交换控制和管理模块连接，用于实现物理层的数据转换；高精度时钟模块用于向FPGA交换控制和管理模块提供高精度时钟，该高精度时钟作为交换控制器执行时间触发网络数据交换的时基；交换控制器和TTE数据链路层控制器用于处理时间触发网络数据和标准网络数据的交换工作；DDR3缓存模块用于缓存交换控制器内部的标准网络数据信息。对于时间触发网络数据执行直接转发交换，对于标准网络数据执行存储转发交换。本发明可实现亚微秒级别的时钟同步，接口使用高速光模块，将接口带宽扩展到10Gbps。
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公开(公告)号：CN109412968A
公开(公告)日：2019-03-01
申请号：CN201811169385.9
申请日：2018-10-08
Applicant: 西安微电子技术研究所
IPC: H04L12/823 , H04L12/861
Abstract: 本发明公开了一种时间触发以太网端节点的冗余通信接收管理系统及方法，系统包括报文控制信息捕获模块、完整性检查模块、控制信息时序重排模块、冗余管理模块、控制信息FIFO模块、可冲刷接收FIFO模块和接收数据分发模块；方法包括时间触发/速率受限报文数据时和标准报文数据时的接收管理方法。本发明的接收报文在完成顺序完整性检查的同时，还能对时间触发网络报文进行时间完整性检查，功能可配置；通过网络报文的时序重排，简化了冗余管理模块的设计，可自适应支持单通道、双通道、三通道以及更多通道的网络报文的冗余管理，有效的将冗余帧和非冗余帧进行区分和处理；采用的可冲刷的接收FIFO缓存方式实现流水线式报文数据处理，执行效率高。
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公开(公告)号：CN109347484A
公开(公告)日：2019-02-15
申请号：CN201811307961.1
申请日：2018-11-05
Applicant: 西安微电子技术研究所
IPC: H03M13/00
Abstract: 本发明公开了一种基于二级查表的64B/66B编码器及编码方法，对大小为272的表格进行关键位置的特征量提取，据此将表格拆解成第一级大小为28的表格，在此基础上以XGMII输入的8bit控制信息xgmii_txc[7:0]进行第一级映射，同时进行特征量的二次提取，第二次提取的特征量为64bit数据信息xgmii_txd[63:0]中的xgmii_txd[63:56]和xgmii_txd[31:24]，产生第二级大小为21的表格，并进行第二级映射，从而得到编码结果。不需要庞大的查找表即可完成编码。节约资源。且编码过程为纯硬件编码，切换效率高，几十纳秒即可完成编码。
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公开(公告)号：CN107342834B
公开(公告)日：2019-01-04
申请号：CN201710527918.5
申请日：2017-06-30
Applicant: 西安微电子技术研究所
IPC: H04J3/06
Abstract: 本发明公开了一种面向时间触发通信的多通道自适应时钟修正算法，采用网络同步要素甄别算法对每个独立的通道进行同步报文分类，各通道并行执行算法，节约报文预处理时间开销；采用最优置换算法对每个独立的通道进行同类报文选优，存储最优报文的同步要素，最大限度节约存储资源；采用多通道平均算法进行修正值计算，自动识别当前通道数量，综合各通道最优同步要素计算得出精确的时钟修正值。
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