公开(公告)号：CN114050825B

公开(公告)日：2023-02-28

申请号：CN202111278167.0

申请日：2021-10-30

Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)

Inventor： 马力科 ,  郑百衡 ,  孙德荣 ,  邱伟 ,  彭智

IPC: H03L7/23

Abstract: 本发明公开的一种多模式自适应内外参考时钟复用分配电路，能自适应复用内外参考时钟，且具备时钟分频分配能力。本发明通过下述技术方案实现：FPGA以含PLL资源的锁定指示信号和接地调试接口控制电路输入模式信号作为判决条件，判断工作模式和外部参考时钟是否正常，通过逻辑判决输出选通信号信号，选择内部或外部参考时钟到次级锁相环电路，实现内外参考时钟自适应复用；末级时钟分配网络对次级锁相环电路输出时钟进行分频，为板级各电路组件提供分频时钟，分别得到各组电路组件的具体时钟频率，以及自适应调试模式、正常工作模式、外参考异常模式和外参考恢复模式等多种工作模式下的参考时钟复用，完成到模块内各电路组件输出时钟的分频和分配。

公开(公告)号：CN114050825A

公开(公告)日：2022-02-15

申请号：CN202111278167.0

申请日：2021-10-30

Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)

Inventor： 马力科 ,  郑百衡 ,  孙德荣 ,  邱伟 ,  彭智

IPC: H03L7/23

Abstract: 本发明公开的一种多模式自适应内外参考时钟复用分配电路，能自适应复用内外参考时钟，且具备时钟分频分配能力。本发明通过下述技术方案实现：FPGA以含PLL资源的锁定指示信号和接地调试接口控制电路输入模式信号作为判决条件，判断工作模式和外部参考时钟是否正常，通过逻辑判决输出选通信号信号，选择内部或外部参考时钟到次级锁相环电路，实现内外参考时钟自适应复用；末级时钟分配网络对次级锁相环电路输出时钟进行分频，为板级各电路组件提供分频时钟，分别得到各组电路组件的具体时钟频率，以及自适应调试模式、正常工作模式、外参考异常模式和外参考恢复模式等多种工作模式下的参考时钟复用，完成到模块内各电路组件输出时钟的分频和分配。