-
公开(公告)号：CN101969047B
公开(公告)日：2014-02-12
申请号：CN201010251286.2
申请日：2010-08-12
Applicant: 电子科技大学
IPC: H01L21/8238
Abstract: 本发明制备应变沟道CMOS的等效应变记忆方法是涉及集成电路的制作，特别是通过等效应变记忆方法引入的应变技术，分别为互补金属氧化物半导体场效应晶体管CMOS中的NFET与PFET器件提供张应变与压应变。该发明提供的记忆方法是通过表面剪切应力在衬底表面引入应变，此应变的大小会随纵向深度不同而变化，但不随表面内横向尺寸的改变而变化，并通过侧壁正应力而保留沿沟道方向的等效应变。用本方法制作出来的晶体管在特征尺寸为几微米情况下，沟道仍具有较大应变，并能提高器件与电路的频率特性。
-
公开(公告)号：CN102064177B
公开(公告)日：2012-09-26
申请号：CN201010539413.9
申请日：2010-11-11
Applicant: 电子科技大学
IPC: H01L27/092 , H01L29/78 , H01L29/49
CPC classification number: H01L29/4983 , H01L21/823807 , H01L21/823842 , H01L27/092 , H01L29/7843 , H01L29/7845
Abstract: 本发明涉及应力放大的CMOS晶体管结构，一种具有应力放大特性的互补金属氧化物半导体CMOS晶体管结构，它的特征是在栅极中(30/32)引入应力集中因子(40/42)，从而放大沟道区的应力。该结构应与相关的应力引入方法配合使用，如双应力层技术(60/62)，浅槽隔离技术(12)等，可大幅度提高沟道区引入的应力，从而提高CMOS晶体管的驱动电流。本发明制造工艺简单，不但适用于90纳米工艺以下的小尺寸器件，还适用于0.13微米工艺以上的较大尺寸器件。
-
公开(公告)号：CN101859772A
公开(公告)日：2010-10-13
申请号：CN201010197847.5
申请日：2010-06-10
Applicant: 电子科技大学
IPC: H01L27/092 , H01L29/78 , H01L29/02
Abstract: 本发明涉及半导体器件结构，一种具有复合应变沟道的互补金属氧化物半导体CMOS器件，它具有由两类晶格常数不同的材料交错排列构成的应变沟道，产生张应力或压应力。其中NMOSFET的沟道区由N型第一类材料和第二类材料A交错排列形成张应力沟道，PMOSFET的沟道区由P型第一类材料和第二类材料B交错排列形成压应力沟道。该复合沟道结构可以直接在沟道中产生应力，可提高载流子迁移率和器件电流驱动能力。本发明工艺简单，不但适用于90纳米工艺以下的小尺寸器件，还适用于0.13微米工艺以上的较大尺寸器件。
-
公开(公告)号：CN100373621C
公开(公告)日：2008-03-05
申请号：CN200410040926.X
申请日：2004-10-28
Applicant: 电子科技大学
IPC: H01L27/092
Abstract: 本发明提供的一种纵向环栅非均匀掺杂锗硅沟道CMOS器件，其特征是它包括：n-SiGe隔离层(10)、渐变n+→n-掺杂SiGe层(11)、δ型分布p+掺杂SiGe层(12)、渐变n+→n-掺杂SiGe层(13)；n-SiGe隔离层(10)、渐变n+→n-掺杂SiGe层(11)、δ型分布p+掺杂SiGe层(12)和渐变n+→n-掺杂SiGe层(13)层组成圆柱形沟道区；p+型SiGe漏区(14)、Si盖帽层(15)。它是利用自建场和锗硅沟道来加速源端注入电子(空穴)速度并提高其电流密度，从而提高器件和电路速度。它具有较高的电子(空穴)迁移率，并可以抑制短沟道效应和漏感应势垒下降效应；从而获得高速、高性能、高集成度的新型器件。
-
公开(公告)号：CN102064177A
公开(公告)日：2011-05-18
申请号：CN201010539413.9
申请日：2010-11-11
Applicant: 电子科技大学
IPC: H01L27/092 , H01L29/78 , H01L29/49
CPC classification number: H01L29/4983 , H01L21/823807 , H01L21/823842 , H01L27/092 , H01L29/7843 , H01L29/7845
Abstract: 本发明涉及应力放大的CMOS晶体管结构，一种具有应力放大特性的互补金属氧化物半导体CMOS晶体管结构，它的特征是在栅极中(30/32)引入应力集中因子(40/42)，从而放大沟道区的应力。该结构应与相关的应力引入方法配合使用，如双应力层技术(60/62)，浅槽隔离技术(12)等，可大幅度提高沟道区引入的应力，从而提高CMOS晶体管的驱动电流。本发明制造工艺简单，不但适用于90纳米工艺以下的小尺寸器件，还适用于0.13微米工艺以上的较大尺寸器件。
-
Patent Agency Ranking
公开(公告)号：CN101969047A
公开(公告)日：2011-02-09
申请号：CN201010251286.2
申请日：2010-08-12
Applicant: 电子科技大学
IPC: H01L21/8238
Abstract: 本发明制备应变沟道CMOS的等效应变记忆方法是涉及集成电路的制作，特别是通过等效应变记忆方法引入的应变技术，分别为互补金属氧化物半导体场效应晶体管CMOS中的NFET与PFET器件提供张应变与压应变。该发明提供的记忆方法是通过表面剪切应力在衬底表面引入应变，此应变的大小会随纵向深度不同而变化，但不随表面内横向尺寸的改变而变化，并通过侧壁正应力而保留沿沟道方向的等效应变。用本方法制作出来的晶体管在特征尺寸为几微米情况下，沟道仍具有较大应变，并能提高器件与电路的频率特性。
-
公开(公告)号：CN1767197A
公开(公告)日：2006-05-03
申请号：CN200410040926.X
申请日：2004-10-28
Applicant: 电子科技大学
IPC: H01L27/092
Abstract: 本发明提供的一种纵向环栅非均匀掺杂锗硅沟道CMOS器件，其特征是它包括：n－SiGe隔离层10、渐变n+→n－掺杂SiGe层11、δ型分布p+掺杂SiGe层12、渐变n+→n－掺杂SiGe层13，10、11、12和13层组成沟道区；p+型SiGe漏区14、Si盖帽层15。它是利用自建场和锗硅沟道来加速源端注入电子(空穴)速度并提高其电流密度，从而提高器件和电路速度。它具有较高的电子(空穴)迁移率，并可以抑制短沟道效应和漏感应势垒下降效应；从而获得高速、高性能、高集成度的新型器件。
-
公开(公告)号：CN102254829B
公开(公告)日：2012-12-19
申请号：CN201110223233.4
申请日：2011-08-05
Applicant: 电子科技大学
IPC: H01L21/336
Abstract: 一种具有高弛豫度(SiGe)缓冲层的制备方法，属于半导体技术领域，特别涉及弛豫锗硅(SiGe)缓冲层的制备方法。该方法的特征是，采用离子注入的方法，在硅(Si)衬底和锗硅(SiGe)缓冲层界面形成一层具有黏性流动性的材料(如硼硅玻璃、或硼磷硅玻璃)；再采用高温退火，或快速热退火等退火技术，修复锗硅(SiGe)层中因离子注入而产生的晶格损伤，并使应力完全弛豫；利用硅(Si)衬底和锗硅(SiGe)缓冲层中间形成的材料的黏性和流动性，使得上面的锗硅(SiGe)缓冲层中的应力弛豫。采用本发明，可制作一种厚度薄，弛豫度高，表面质量好的锗硅(SiGe)缓冲层。
-
公开(公告)号：CN102254829A
公开(公告)日：2011-11-23
申请号：CN201110223233.4
申请日：2011-08-05
Applicant: 电子科技大学
IPC: H01L21/336
Abstract: 一种具有高弛豫度(SiGe)缓冲层的制备方法，属于半导体技术领域，特别涉及弛豫锗硅(SiGe)缓冲层的制备方法。该方法的特征是，采用离子注入的方法，在硅(Si)衬底和锗硅(SiGe)缓冲层界面形成一层具有黏性流动性的材料(如硼硅玻璃、或硼磷硅玻璃)；再采用高温退火，或快速热退火等退火技术，修复锗硅(SiGe)层中因离子注入而产生的晶格损伤，并使应力完全弛豫；利用硅(Si)衬底和锗硅(SiGe)缓冲层中间形成的材料的黏性和流动性，使得上面的锗硅(SiGe)缓冲层中的应力弛豫。采用本发明，可制作一种厚度薄，弛豫度高，表面质量好的锗硅(SiGe)缓冲层。
-
公开(公告)号：CN100346479C
公开(公告)日：2007-10-31
申请号：CN200510021123.4
申请日：2005-06-21
Applicant: 电子科技大学
IPC: H01L27/12 , H01L21/84 , H01L21/762
Abstract: 一种部分绝缘层上硅材料结构，包括三层，第一层为支撑硅片层，第三层为器件层，其特征是，它还包括起键合和导电作用的多晶硅中间层，多晶硅层中勘入了一层开有一个或多个窗口的纵向隔离介质层，器件层中可以包含一个或多个位于纵向隔离介质层正上方的横向隔离层介质层。一种部分绝缘层上硅材料结构的制备方法，主要包括采用深槽刻蚀和填充技术制备横向隔离层的步骤；采用热氧化或者汽相沉积等方式和光刻技术制备纵向隔离层步骤；利用低压汽相化学淀积和外延技术制备多晶硅步骤；以及键合、减薄、抛光等步骤。所属材料结构不仅有利于高压器件和低压器件的分区集成，同时避免了采用传统的PN结隔离方式带来的寄生效应，而且高压器件区上下两层之间具有良好的导电性和散热性。
-
-
-
-
-
-
-
-
-
Search Results
11
records
(took 0.018 seconds)
