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公开(公告)号：CN100373621C
公开(公告)日：2008-03-05
申请号：CN200410040926.X
申请日：2004-10-28
Applicant: 电子科技大学
IPC: H01L27/092
Abstract: 本发明提供的一种纵向环栅非均匀掺杂锗硅沟道CMOS器件，其特征是它包括：n-SiGe隔离层(10)、渐变n+→n-掺杂SiGe层(11)、δ型分布p+掺杂SiGe层(12)、渐变n+→n-掺杂SiGe层(13)；n-SiGe隔离层(10)、渐变n+→n-掺杂SiGe层(11)、δ型分布p+掺杂SiGe层(12)和渐变n+→n-掺杂SiGe层(13)层组成圆柱形沟道区；p+型SiGe漏区(14)、Si盖帽层(15)。它是利用自建场和锗硅沟道来加速源端注入电子(空穴)速度并提高其电流密度，从而提高器件和电路速度。它具有较高的电子(空穴)迁移率，并可以抑制短沟道效应和漏感应势垒下降效应；从而获得高速、高性能、高集成度的新型器件。
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公开(公告)号：CN100479194C
公开(公告)日：2009-04-15
申请号：CN200610022726.0
申请日：2006-12-31
Applicant: 电子科技大学
IPC: H01L29/812
Abstract: 一种氮化镓基高电子迁移率晶体管，属于半导体器件，特别涉及氮化镓基高电子迁移率晶体管。它是由衬底7上依次形成的成核层6、高电阻半导体层5和能带比高电阻半导体层5宽的势垒层4，以及势垒层4上的源极1、栅极2和漏极3，其中源极1、漏极3与势垒层4形成欧姆接触，栅极2与势垒层4形成肖特基接触。其特征是，它还包括一层位于势垒层上、栅极和漏极之间有一层高介电系数材料层8，以改善其下高电阻半导体层5和势垒层4内部的电场分布，提高栅漏之间击穿所需的电压，从而扩展了氮化镓基高电子迁移率晶体管的输出功率范围。
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公开(公告)号：CN1314129C
公开(公告)日：2007-05-02
申请号：CN03135326.6
申请日：2003-07-02
Applicant: 电子科技大学
IPC: H01L29/78
Abstract: 本发明提供了一种新型环栅垂直SiGeC MOS器件，它包括：栅氧化层3、多晶硅栅层4、栅极5、源极6、漏极7以及电极引线8和SiO2隔离区9；其特征是它还包括：生长在n-Si衬底上的p+-Si1-α-βGeαCβ层16(与13一起作源区)、p+-Si1-α-βGeαCβ层13(与16一起作源区)、本征SiGeC隔离层11、n-Si1-x-yGexCy沟道层12、本征SiGeC隔离层11、p+-Si1-α-βGeαCβ层10(作漏区)，以及在以上SiGeC多层结构和栅氧化层3之间的Si盖帽层2。新型环栅垂直SiGeC MOS器件可用于取代目前的体Si MOS器件，它具有高速、高频、亚阈区特性好、高集成度等特点。
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公开(公告)号：CN1767197A
公开(公告)日：2006-05-03
申请号：CN200410040926.X
申请日：2004-10-28
Applicant: 电子科技大学
IPC: H01L27/092
Abstract: 本发明提供的一种纵向环栅非均匀掺杂锗硅沟道CMOS器件，其特征是它包括：n－SiGe隔离层10、渐变n+→n－掺杂SiGe层11、δ型分布p+掺杂SiGe层12、渐变n+→n－掺杂SiGe层13，10、11、12和13层组成沟道区；p+型SiGe漏区14、Si盖帽层15。它是利用自建场和锗硅沟道来加速源端注入电子(空穴)速度并提高其电流密度，从而提高器件和电路速度。它具有较高的电子(空穴)迁移率，并可以抑制短沟道效应和漏感应势垒下降效应；从而获得高速、高性能、高集成度的新型器件。
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公开(公告)号：CN1738055A
公开(公告)日：2006-02-22
申请号：CN200510021536.2
申请日：2005-08-26
Applicant: 电子科技大学
IPC: H01L29/78
Abstract: 一种氮化镓基高电子迁移率晶体管，属于半导体器件领域，包括衬底上依次形成的成核层、GaN层和势垒层，以及势垒层上的源极、栅极和漏极，其中源极、漏极与势垒层形成欧姆接触，栅极与势垒层形成肖特基接触，其特征是，它还包括一层位于势垒层上、栅极和漏极之间的，并与栅极和漏极相连的半绝缘材料层。所述势垒层和半绝缘材料层之间还可有一层绝缘材料层。其中的半绝缘材料层，相当于一个电阻型场板，利用这一场板对其下面的势垒层中的电场分布产生的调制作用，降低栅漏之间电场的峰值，从而提高了栅漏之间击穿所需的电压，也即提高晶体管的击穿电压。
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Patent Agency Ranking
公开(公告)号：CN1567594A
公开(公告)日：2005-01-19
申请号：CN03135326.6
申请日：2003-07-02
Applicant: 电子科技大学
IPC: H01L29/78
Abstract: 本发明提供了一种新型环栅垂直SiGeC MOS器件，它包括：栅氧化层3、多晶硅栅层4、栅极5、源极6、漏极7以及电极引线8和SiO2隔离区9；其特征是它还包括：生长在n－Si衬底上的p+－Si1－α－βGeαCβ层16(与13一起作源区)、p+－Si1－α－βGeαCβ层13(与16一起作源区)、本征SiGeC隔离层11、n－Si1－x－yGexCy沟道层12、本征SiGeC隔离层11、p+－Sil－α－βGeαCβ层10(作漏区)，以及在以上SiGeC多层结构和栅氧化层3之间的Si盖帽层2。新型环栅垂直SiGeC MOS器件可用于取代目前的体Si MOS器件，它具有高速、高频、亚阈区特性好、高集成度等特点。
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公开(公告)号：CN100346479C
公开(公告)日：2007-10-31
申请号：CN200510021123.4
申请日：2005-06-21
Applicant: 电子科技大学
IPC: H01L27/12 , H01L21/84 , H01L21/762
Abstract: 一种部分绝缘层上硅材料结构，包括三层，第一层为支撑硅片层，第三层为器件层，其特征是，它还包括起键合和导电作用的多晶硅中间层，多晶硅层中勘入了一层开有一个或多个窗口的纵向隔离介质层，器件层中可以包含一个或多个位于纵向隔离介质层正上方的横向隔离层介质层。一种部分绝缘层上硅材料结构的制备方法，主要包括采用深槽刻蚀和填充技术制备横向隔离层的步骤；采用热氧化或者汽相沉积等方式和光刻技术制备纵向隔离层步骤；利用低压汽相化学淀积和外延技术制备多晶硅步骤；以及键合、减薄、抛光等步骤。所属材料结构不仅有利于高压器件和低压器件的分区集成，同时避免了采用传统的PN结隔离方式带来的寄生效应，而且高压器件区上下两层之间具有良好的导电性和散热性。
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公开(公告)号：CN101017854A
公开(公告)日：2007-08-15
申请号：CN200610022726.0
申请日：2006-12-31
Applicant: 电子科技大学
IPC: H01L29/812
Abstract: 一种氮化镓基高电子迁移率晶体管，属于半导体器件，特别涉及氮化镓基高电子迁移率晶体管。它是由衬底7上依次形成的成核层6、高电阻半导体层5和能带比高电阻半导体层5宽的势垒层4，以及势垒层4上的源极1、栅极2和漏极3，其中源极1、漏极3与势垒层4形成欧姆接触，栅极2与势垒层4形成肖特基接触。其特征是，它还包括一层位于势垒层上、栅极和漏极之间有一层高介电系数材料层8，以改善其下高电阻半导体层5和势垒层4内部的电场分布，提高栅漏之间击穿所需的电压，从而扩展了氮化镓基高电子迁移率晶体管的输出功率范围。
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公开(公告)号：CN1719613A
公开(公告)日：2006-01-11
申请号：CN200510021123.4
申请日：2005-06-21
Applicant: 电子科技大学
IPC: H01L27/12 , H01L21/84 , H01L21/762
Abstract: 一种部分绝缘层上硅材料结构，包括三层，第一层为支撑硅片层，第三层为器件层，其特征是，它还包括起键合和导电作用的多晶硅中间层，多晶硅层中勘入了一层开有一个或多个窗口的纵向隔离介质层，器件层中可以包含一个或多个位于纵向隔离介质层正上方的横向隔离层介质层。一种部分绝缘层上硅材料结构的制备方法，主要包括采用深槽刻蚀和填充技术制备横向隔离层的步骤；采用热氧化或者汽相沉积等方式和光刻技术制备纵向隔离层步骤；利用低压汽相化学淀积和外延技术制备多晶硅步骤；以及键合、减薄、抛光等步骤。所属材料结构不仅有利于高压器件和低压器件的分区集成，同时避免了采用传统的PN结隔离方式带来的寄生效应，而且高压器件区上下两层之间具有良好的导电性和散热性。
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公开(公告)号：CN2588378Y
公开(公告)日：2003-11-26
申请号：CN02244919.1
申请日：2002-11-27
Applicant: 电子科技大学
Abstract: 一种交直流高压漏电流传感器，它是由大电流敏感器、瞬态脉冲干扰抑制器TVS、过电压保护器及传感器模块组成，它们都是并联连接的，所述的传感器模块是由集成电路MAX472及工作电压获取电路组成，通过利用被测漏电流本身潜在的能量，用工作电压采集电阻获得交流电压，再经整流滤波后得到稳定的有源器件工作电压，使有源器件用于无源检测得于实现，从而打破通过电流互感器进行检测的传统检测模式。
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