低关断损耗的SOI‑LIGBT器件结构

    公开(公告)号:CN106847884A

    公开(公告)日:2017-06-13

    申请号:CN201710110296.6

    申请日:2017-02-28

    CPC classification number: H01L29/7394 H01L29/0619 H01L29/0623

    Abstract: 本发明提供一种低关断损耗的SOI‑LIGBT器件结构,包括从下至上依次设置的P型衬底、埋氧层二氧化硅、N型漂移区、P型阱区、N‑buffer层、氧化层;P型阱区内部上方设有N型源端以及P型接触区;N‑buffer层内部上方设有N型阳极区;在N型漂移区的内部设有N型埋层、和/或P型埋层;本发明使器件结构的导通电阻得到降低;在关断过程中使得VA上升的速率在P型埋层未被耗尽之前更缓慢,在P型层耗尽完全时VA剧增;在耗尽区靠近P型埋层的边界时,给在漂移区储存的空穴提供了一个良好的泄放通道,导致储存的空穴载流子排除速度加快,拖尾时间降低;基于这两个效应,本发明结构的关断损耗得到大幅度的降低。

    一种低关断损耗槽栅SOI‑LIGBT器件结构

    公开(公告)号:CN106847885A

    公开(公告)日:2017-06-13

    申请号:CN201710110370.4

    申请日:2017-02-28

    CPC classification number: H01L29/0638 H01L29/42304 H01L29/7394

    Abstract: 本发明提供一种低关断损耗槽栅SOI‑LIGBT器件结构,包括P型衬底、埋氧层二氧化硅、N型漂移区、P型阱区、N‑buffer层、氧化层、N型源端、P型接触区、N型阳极区;源端和P型阱区间的沟道右侧是栅氧层,栅氧层右边是多晶硅,多晶硅位于P型阱区右侧、N‑buffer层的左侧;本发明拥有双栅结构,在相同条件下有更大的电流能力,N型载流子存储层的引入减少了空穴直接向P型阱区的注入,使载流子分布更均匀,有利于关断时的载流子复合减少关断时间,同时槽介质二氧化硅使得N型漂移区的有效空间减少,也同时阻挡了右侧的载流子的注入,形成载流子积累层;基于这两个效应,本发明结构的关断损耗得到大幅度的降低。

    低关断损耗双栅SOI‑LIGBT器件结构

    公开(公告)号:CN106876456A

    公开(公告)日:2017-06-20

    申请号:CN201710110599.8

    申请日:2017-02-28

    CPC classification number: H01L29/7393 H01L29/40 H01L29/4232

    Abstract: 本发明提供一种低关断损耗双栅SOI‑LIGBT器件结构,包括从下至上依次设置的P型衬底、埋氧层二氧化硅、N型漂移区、P型阱区、N‑buffer层、氧化层;P型阱区内部上方设有两个N型源端以及P型接触区;N‑buffer层内部上方设有N型阳极区;在N型漂移区的内部设有N型埋层、和/或P型埋层;本发明使器件结构的导通电阻得到降低;在关断过程中使得VA上升的速率在P型埋层未被耗尽之前更缓慢,在P型层耗尽完全时VA剧增;在耗尽区靠近P型埋层的边界时,给在漂移区储存的空穴提供了一个良好的泄放通道,导致储存的空穴载流子排除速度加快,拖尾时间降低;基于这两个效应,本发明结构的关断损耗得到大幅度的降低。

    一种低关断损耗双槽栅SOI‑LIGBT器件结构

    公开(公告)号:CN106876455A

    公开(公告)日:2017-06-20

    申请号:CN201710110534.3

    申请日:2017-02-28

    CPC classification number: H01L29/7393 H01L29/40 H01L29/4232

    Abstract: 本发明提供一种低关断损耗双槽栅SOI‑LIGBT器件结构,包括P型衬底、埋氧层二氧化硅、N型漂移区、P型阱区、N‑buffer层、氧化层、两个N型源端及之间的P型接触区、N型阳极区;源端和P型阱区间的沟道两侧是栅氧层,栅氧层旁边是多晶硅,多晶硅位于P型阱区两侧、N‑buffer层的左侧;本发明拥有双栅结构,相同条件下有更大的电流能力,N型载流子存储层的引入减少了空穴直接向P型阱区的注入,使载流子分布更均匀,有利于关断时的载流子复合减少关断时间,槽介质二氧化硅使得N型漂移区的有效空间减少,也同时阻挡了右侧的载流子的注入,形成载流子积累层;基于这两个效应,本发明结构的关断损耗得到大幅度的降低。

    用于高压ESD保护的高维持电流LDMOS结构

    公开(公告)号:CN106876473B

    公开(公告)日:2019-12-06

    申请号:CN201710272821.4

    申请日:2017-04-24

    Abstract: 本发明提供一种用于高压ESD保护的高维持电流LDMOS结构,包括P型衬底、NWELL区、NP接触区、P型衬底表面的薄栅氧化层、多晶硅栅电极、P衬底表面注入的NP源极接触区、PP衬底、NTOP层,NTOP层左边缘与NP接触区右边缘的距离为D1,NTOP层右边缘与NWELL区右边缘的间距为D2,通过调整D1来调节器件的维持电流,通过调节D2来调节器件的触发电压,本发明提出LDMOS器件可以在工艺不改变的情况下通过NTOP层的位置来调节触发电压;NTOP层位置的改变一方面能够调整触发电压,另一方面可以提高维持电流从而避免闩锁效应;NTOP层的存在能够改变电流分布,提高器件在ESD脉冲电流下的鲁棒性。

    一种用于ESD防护的具有高维持电压的SCR

    公开(公告)号:CN106449604B

    公开(公告)日:2018-08-31

    申请号:CN201611051083.2

    申请日:2016-11-23

    Abstract: 本发明属于电子科学与技术领域,主要用于静电泄放防护技术,具体的说是涉及一种用于ESD防护的具有高维持电压的SCR率。本发明提出SCR器件用于低压5V工艺的ESD保护,利用附加的NPN晶体管对SCR结构内部的正反馈过程进行削弱,使SCR的电流正反馈有减弱的趋势,从而使得SCR维持电压上升,提高器件的抗闩锁能力,另外,即使芯片发生噪声干扰,噪声电压使SCR误开启,该结构依然能够保证信号的正常电位和正常传输。

    一种用于ESD防护的无闩锁SCR

    公开(公告)号:CN106449733A

    公开(公告)日:2017-02-22

    申请号:CN201611046815.9

    申请日:2016-11-23

    CPC classification number: H01L29/8611 H01L29/0684

    Abstract: 本发明属于电子科学与技术领域,主要用于静电泄放防护技术,具体的说是涉及一种用于ESD防护的无闩锁SCR。本发明提出SCR器件通过表面N+注入,降低了寄生PNP器件的电流放大系数,从而提高了器件的维持电压以防止闩锁效应的发生。另外,通过多个寄生PNP管对阳极电流的分流,优化了阳极的热分布,从而提高了器件的二次击穿电流。

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