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公开(公告)号：CN110489772A
公开(公告)日：2019-11-22
申请号：CN201910379266.4
申请日：2019-05-08
Applicant: 瑞萨电子株式会社
IPC: G06F17/50
Abstract: 本公开的实施例涉及程序、信息处理设备和信息处理方法。一种程序在包括处理器和存储器的信息处理设备中执行。该程序允许处理器在具有输入块、一个或多个操作块和输出块的一系列块被允许以预定时钟频率操作的情况下，基于模型的模拟结果来执行判定被允许以低于预定时钟频率的时钟频率操作的目标块的新时钟频率的步骤，以及设置转换块的转换比率以便执行模型的模拟的步骤，在该模拟中，目标块被允许以低于预定时钟频率的新时钟频率操作，并且其余块被允许以预定时钟频率操作。
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公开(公告)号：CN106980465B
公开(公告)日：2021-06-29
申请号：CN201610959313.9
申请日：2016-11-03
Applicant: 瑞萨电子株式会社
Abstract: 本发明涉及半导体装置、数据处理系统和半导体装置控制方法。公开了这样一种半导体装置，所述半导体装置能够以增加的适宜度执行压缩和解压缩。所述半导体装置包括计算模块和存储器控制模块。所述计算模块包括计算单元和压缩电路。所述计算单元执行算术处理。所述压缩电路压缩指示所述算术处理的结果的数据。所述存储器控制模块包括访问电路和解压缩电路。所述访问电路将被压缩的数据写入存储器并且从所述存储器读取被写入的数据。所述解压缩部解压缩从所述存储器读取的数据并且将解压缩后的数据输出到所述计算模块。
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公开(公告)号：CN107066329A
公开(公告)日：2017-08-18
申请号：CN201610973476.2
申请日：2016-10-28
Applicant: 瑞萨电子株式会社
CPC classification number: G06F13/362 , G06F13/4022 , G06F15/17312 , G06F15/7807 , G06F9/5044 , G06F9/526
Abstract: 本发明涉及一种半导体装置以及半导体装置的控制方法。在半导体装置中，减小了当使用共享资源时进行仲裁所需的CPU的负荷。所述半导体装置包括CPU部件和硬件IP。在CPU部件中，执行软件模块。所述硬件IP包括存储单元、仲裁单元和计算单元。所述存储单元包括分别接收软件模块发送的操作请求的控制接收单元。计算单元基于从所述控制接收单元发送的操作请求来执行处理。所述仲裁单元控制在所述控制接收单元和所述计算单元之间的信息传输，使得所述计算单元只从所述控制接收单元中的任一个接收操作请求。
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公开(公告)号：CN110489772B
公开(公告)日：2024-06-11
申请号：CN201910379266.4
申请日：2019-05-08
Applicant: 瑞萨电子株式会社
IPC: G06F30/20 , G06F1/3206 , G06F1/324
Abstract: 本公开的实施例涉及程序、信息处理设备和信息处理方法。一种程序在包括处理器和存储器的信息处理设备中执行。该程序允许处理器在具有输入块、一个或多个操作块和输出块的一系列块被允许以预定时钟频率操作的情况下，基于模型的模拟结果来执行判定被允许以低于预定时钟频率的时钟频率操作的目标块的新时钟频率的步骤，以及设置转换块的转换比率以便执行模型的模拟的步骤，在该模拟中，目标块被允许以低于预定时钟频率的新时钟频率操作，并且其余块被允许以预定时钟频率操作。
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公开(公告)号：CN106447599B
公开(公告)日：2021-10-08
申请号：CN201610532199.1
申请日：2016-07-07
Applicant: 瑞萨电子株式会社
IPC: G06T1/60
Abstract: 本发明涉及半导体装置。所述半导体装置包括在一个半导体衬底上的中央处理单元和处理器。该处理器包括用于存储寄存器设置列表的缓冲器，并且将指示对所述寄存器设置列表的读取完成的访问完成信号通知给中央处理单元。该中央处理单元基于所述访问完成信号来改变存储器内的所述寄存器设置列表，并将更新请求信号通知给处理器。所述处理器基于更新请求信息来将由所述中央处理单元改变的所述寄存器设置列表读入到缓冲器中。
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Patent Agency Ranking
公开(公告)号：CN104834627A
公开(公告)日：2015-08-12
申请号：CN201510062130.2
申请日：2015-02-05
Applicant: 瑞萨电子株式会社
IPC: G06F15/16
Abstract: 本申请公开了一种半导体设备、处理器系统及其控制方法。一种处理器系统(10)，包括：第一存储控制器(16)，其控制向第一存储器(60)写入数据/从第一存储器(60)读取数据；第二存储控制器(17)，其控制向第二存储器(70)写入数据/从第二存储器(70)读取数据；第一处理器(13)，其通过总线(14)从第一存储器输入数据和向第一存储器输出数据；第二处理器(11)，其通过总线从第二存储器输入被处理的数据和向第二存储器输出被处理的数据；以及管理单元(32)，其从所述第一处理器解除分配与所述第二存储器对应的地址范围，并且向所述第二处理器分配所述地址范围。
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公开(公告)号：CN107066329B
公开(公告)日：2022-06-14
申请号：CN201610973476.2
申请日：2016-10-28
Applicant: 瑞萨电子株式会社
Abstract: 本发明涉及一种半导体装置以及半导体装置的控制方法。在半导体装置中，减小了当使用共享资源时进行仲裁所需的CPU的负荷。所述半导体装置包括CPU部件和硬件IP。在CPU部件中，执行软件模块。所述硬件IP包括存储单元、仲裁单元和计算单元。所述存储单元包括分别接收软件模块发送的操作请求的控制接收单元。计算单元基于从所述控制接收单元发送的操作请求来执行处理。所述仲裁单元控制在所述控制接收单元和所述计算单元之间的信息传输，使得所述计算单元只从所述控制接收单元中的任一个接收操作请求。
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公开(公告)号：CN104834627B
公开(公告)日：2019-11-08
申请号：CN201510062130.2
申请日：2015-02-05
Applicant: 瑞萨电子株式会社
IPC: G06F15/16
Abstract: 本申请公开了一种半导体设备、处理器系统及其控制方法。一种处理器系统(10)，包括：第一存储控制器(16)，其控制向第一存储器(60)写入数据/从第一存储器(60)读取数据；第二存储控制器(17)，其控制向第二存储器(70)写入数据/从第二存储器(70)读取数据；第一处理器(13)，其通过总线(14)从第一存储器输入数据和向第一存储器输出数据；第二处理器(11)，其通过总线从第二存储器输入被处理的数据和向第二存储器输出被处理的数据；以及管理单元(32)，其从所述第一处理器解除分配与所述第二存储器对应的地址范围，并且向所述第二处理器分配所述地址范围。
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公开(公告)号：CN106980465A
公开(公告)日：2017-07-25
申请号：CN201610959313.9
申请日：2016-11-03
Applicant: 瑞萨电子株式会社
CPC classification number: G06F3/0638 , G06F3/0604 , G06F3/0656 , G06F3/0673 , G06F7/544 , G06F2207/544 , H04N19/423 , G06F3/0626 , G06F3/061 , G06F3/0658 , G06F3/0679 , G06F12/04 , G06F13/1673 , H03M7/6005
Abstract: 本发明涉及半导体装置、数据处理系统和半导体装置控制方法。公开了这样一种半导体装置，所述半导体装置能够以增加的适宜度执行压缩和解压缩。所述半导体装置包括计算模块和存储器控制模块。所述计算模块包括计算单元和压缩电路。所述计算单元执行算术处理。所述压缩电路压缩指示所述算术处理的结果的数据。所述存储器控制模块包括访问电路和解压缩电路。所述访问电路将被压缩的数据写入存储器并且从所述存储器读取被写入的数据。所述解压缩部解压缩从所述存储器读取的数据并且将解压缩后的数据输出到所述计算模块。
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公开(公告)号：CN106447599A
公开(公告)日：2017-02-22
申请号：CN201610532199.1
申请日：2016-07-07
Applicant: 瑞萨电子株式会社
IPC: G06T1/60
CPC classification number: G06F9/52 , G06F9/4812 , G06T1/60
Abstract: 本发明涉及半导体装置。所述半导体装置包括在一个半导体衬底上的中央处理单元和处理器。该处理器包括用于存储寄存器设置列表的缓冲器，并且将指示对所述寄存器设置列表的读取完成的访问完成信号通知给中央处理单元。该中央处理单元基于所述访问完成信号来改变存储器内的所述寄存器设置列表，并将更新请求信号通知给处理器。所述处理器基于更新请求信息来将由所述中央处理单元改变的所述寄存器设置列表读入到缓冲器中。
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