公开(公告)号：CN102157680B

公开(公告)日：2013-03-20

申请号：CN201110048517.4

申请日：2006-11-13

Applicant: 瑞萨电子株式会社

Inventor： 古田阳雄 ,  松田亮史 ,  上野修一 ,  黑岩丈晴

IPC: H01L43/08 ,  H01L43/12 ,  H01L27/22

CPC classification number: H01L43/08 ,  B82Y10/00 ,  H01L27/228 ,  H01L43/12

Abstract: 一种半导体器件及其制造方法，这种半导体器件具有包括TMR膜的存储单元，利用它不会使存储器精度退化。在平面图中数字线的形成区的部分中的TMR下电极上相对应的区内，选择地形成TMR元件(TMR膜、TMR上电极)。TMR上电极由30nm至100nm的Ta形成，并且在制造过程时还起硬掩模的作用。在TMR元件的整个表面和TMR下电极的上表面上形成由LT-SiN形成的夹层绝缘膜，并且形成覆盖包括TMR下电极的侧表面的整个表面而且包括LT-SiN的夹层绝缘膜。形成覆盖整个表面而且包括SiO2的夹层绝缘膜。

公开(公告)号：CN101582437B

公开(公告)日：2011-08-17

申请号：CN200910147550.5

申请日：2005-10-21

Applicant: 瑞萨电子株式会社

Inventor： 奥村喜纪 ,  上野修一 ,  古田阳雄

IPC: H01L27/22 ,  H01L23/528 ,  H01L23/532 ,  G11C11/15

CPC classification number: H01L43/08 ,  B82Y10/00 ,  G11C11/15 ,  G11C11/1659 ,  G11C11/1675 ,  H01L27/228

Abstract: 本发明提供一种磁存储装置，通过使存储单元结构最优化来共同确保两条写入布线的可靠性。设位线(10)的布线宽度和厚度分别是W1和T1，数字线(5)的厚度为T2，从数字线(5)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心的距离为L1，设数字线(5)的布线宽度为W2，从位线(10)的厚度方向中心到MTJ元件(8)的自由层厚度方向中心距离为L2，则以在L1/L2≥1的情况下，满足(1/3)·(L1/L2)≤S2/S1≤1的方式，在L1/L2≤1的情况下，满足1≤S2/S1≤3(L1/L2)的方式来设定距离L1、L2、布线截面积S1和S2。

公开(公告)号：CN101483176B

公开(公告)日：2013-02-13

申请号：CN200910000112.6

申请日：2009-01-05

Applicant: 瑞萨电子株式会社

Inventor： 谷崎弘晃 ,  上野修一 ,  村井泰光 ,  辻高晴

IPC: H01L27/105 ,  H01L43/08 ,  H01L23/535

CPC classification number: H01L27/228 ,  H01L43/08

Abstract: 本发明提供一种磁记录装置，即便使具有非对称形状的记录层与局部孔这两者留有充分的间隔而形成在带配线上，也能够抑制磁记录装置的尺寸增加。本发明的磁记录装置(MRAM)具有带配线LS、局部孔LV、及磁记录元件(TMR元件)101。TMR元件101具有固定层11与记录层13。记录层13的俯视形状相对于记录层13的易磁化轴方向S为非对称，相对于与易磁化轴垂直的对称轴L为对称。靠近记录层13的面积中心的这一侧的、记录层13的轮廓部s1，面向局部孔LV形成侧。

公开(公告)号：CN102157680A

公开(公告)日：2011-08-17

申请号：CN201110048517.4

申请日：2006-11-13

Applicant: 瑞萨电子株式会社

Inventor： 古田阳雄 ,  松田亮史 ,  上野修一 ,  黑岩丈晴

IPC: H01L43/08 ,  H01L43/12 ,  H01L27/22

CPC classification number: H01L43/08 ,  B82Y10/00 ,  H01L27/228 ,  H01L43/12

Abstract: 一种半导体器件及其制造方法，这种半导体器件具有包括TMR膜的存储单元，利用它不会使存储器精度退化。在平面图中数字线的形成区的部分中的TMR下电极上相对应的区内，选择地形成TMR元件(TMR膜、TMR上电极)。TMR上电极由30nm至100nm的Ta形成，并且在制造过程时还起硬掩模的作用。在TMR元件的整个表面和TMR下电极的上表面上形成由LT-SiN形成的夹层绝缘膜，并且形成覆盖包括TMR下电极的侧表面的整个表面而且包括LT-SiN的夹层绝缘膜。形成覆盖整个表面而且包括SiO2的夹层绝缘膜。

公开(公告)号：CN101162755B

公开(公告)日：2011-04-13

申请号：CN200610147028.3

申请日：2006-11-13

Applicant: 瑞萨电子株式会社

Inventor： 古田阳雄 ,  松田亮史 ,  上野修一 ,  黑岩丈晴

IPC: H01L43/08 ,  H01L43/12 ,  H01L27/22 ,  H01L27/105 ,  H01L21/822 ,  G11C11/16

CPC classification number: H01L43/08 ,  B82Y10/00 ,  H01L27/228 ,  H01L43/12

Abstract: 一种半导体器件及其制造方法，这种半导体器件具有包括TMR膜的存储单元，利用它不会使存储器精度退化。在平面图中数字线的形成区的部分中的TMR下电极上相对应的区内，选择地形成TMR元件(TMR膜、TMR上电极)。TMR上电极由30nm至100nm的Ta形成，并且在制造过程时还起硬掩模的作用。在TMR元件的整个表面和TMR下电极的上表面上形成由LT-SiN形成的夹层绝缘膜，并且形成覆盖包括TMR下电极的侧表面的整个表面而且包括LT-SiN的夹层绝缘膜。形成覆盖整个表面而且包括SiO2的夹层绝缘膜。