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公开(公告)号：CN112034330A
公开(公告)日：2020-12-04
申请号：CN202011057700.6
申请日：2020-09-29
Applicant: 珠海市一微半导体有限公司
IPC: G01R31/28 , G05B19/042
Abstract: 本发明提供一种SOC芯片自动化QC方法及装置，其中，所述装置包括QC母板，所述QC母板包括PMU电源、MCU主控制器、SOCKET座子、QC子板、组合开关、TEST按键、DEBUG按键、功能模块、结果显示模块；所述方法在所述装置上实现，包括如下内容：MCU主控制器通过SWD总线与待测SOC芯片连接，然后读取预先烧录在SOC芯片中的CHIPID；根据所述CHIPID，MCU主控制器按照设定的优先级顺序将需要的QC代码加载到待测SOC芯片中并控制其进行功能测试；如果测试通过，则结果显示模块显示PASS信息，如果测试不通过，则结果显示模块显示FAIL信息；当出现FAIL时，MCU主控制器还能够对待测SOC芯片进行DEBUG，以快速定位故障位置。本发明提出一种SOC芯片自动化QC方法及装置可以实现快速的SOC芯片自动化测试，有效地缩短测试时间，提高测试效率。
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公开(公告)号：CN110390158A
公开(公告)日：2019-10-29
申请号：CN201910651915.1
申请日：2019-07-18
Applicant: 珠海市一微半导体有限公司
IPC: G06F17/50
Abstract: 本发明公开一种检查屏蔽线漏接的方法，包括:步骤1、根据预设工艺设计库中各物理层次信息，建立各物理层次之间的连接关系，然后进入步骤2，其中，各物理层次包括预定义的待检查的金属层和/或器件层；步骤2、根据步骤1确定的金属层和/或器件层之间的连接关系，判断待检查的金属层中是否存在漏接的屏蔽线；步骤3、按照前述步骤遍历完所有待检查的金属层，并同时输出对应的检查结果。方便版图设计者按照输出的检查结果自主分析修复漏接的屏蔽线；该自动化检测的技术方案在释放人力的同时，也提高了屏蔽线漏接排查的可靠性和效率。
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公开(公告)号：CN109543309A
公开(公告)日：2019-03-29
申请号：CN201811410376.4
申请日：2018-11-23
Applicant: 珠海市一微半导体有限公司
IPC: G06F17/50
Abstract: 本发明提出一种基于版图关键信号的干扰排查方法。所述干扰排查方法是基于DRC验证语言的自动检查版图信号防护的RULE脚本，通过执行DRC设计规则检查，即可得到信号防护的检查结果，可快速地定位到版图中存在信号干扰的地方。整个干扰信号排查过程是自动化脚本运行，使得操作方便、快捷、高效，结果直观，并大大节省了人工排查所需耗费的时间跟精力，且该方法可通过简单修改预定义的形式，快速应用于不同工艺版图的干扰信号排查中，通用性强。
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公开(公告)号：CN113036885A
公开(公告)日：2021-06-25
申请号：CN202110433297.0
申请日：2021-04-22
Applicant: 珠海市一微星科技有限公司 , 珠海市一微半导体有限公司
Abstract: 本发明公开了一种恒流输出的电源系统及其控制方法、受电设备，所述电源系统包括：电源模块，用于为受电设备提供电源；供电控制模块，用于提供电压调节信息以控制电源模块恒流输出；模拟数字转化模块，用于将电源模块的输出信息由模拟信号转化为数字信号；数字模拟转化模块，用于将供电控制模块提供的电压调节信息由数字信息转化为模拟信号。本发明基于模拟数字转化模块和模拟数字转化模块实现通过数字方法对电源模块的输出信息进行精准的数字化调节，实现灵活精准的控制电源系统的恒流输出，提高恒流输出的电源系统的充电方案一致性，降低了电源系统提供的充电方案通过受电设备对应充电协议所要求的标准的难度。
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公开(公告)号：CN112507649A
公开(公告)日：2021-03-16
申请号：CN202011531882.6
申请日：2020-12-23
Applicant: 珠海市一微半导体有限公司
IPC: G06F30/392
Abstract: 本发明公开了一种模拟版图的数模引脚映射到数字版图的方法，该方法包括：步骤1：控制模拟版图设计工具读取模拟版图的数模引脚信息；步骤2：根据模拟版图设计工具和数字版图设计工具对应的程序接口语言异同情况，控制步骤1读取的数模引脚信息进行格式转换；步骤3：根据步骤2中的格式转换结果，控制数模引脚信息生成数模引脚布局脚本；步骤4：根据步骤3生成的数模引脚布局脚本，控制数字版图设计工具加载数模引脚布局脚本，完成数模引脚映射到数字版图。本发明实现了模拟版图包数字版图的设计中数模引脚信息的自动映射，减少版图设计者在版图布局阶段消耗的时间与精力，大幅度缩短数模版图进行信息交互的处理周期。
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Patent Agency Ranking
公开(公告)号：CN110187260A
公开(公告)日：2019-08-30
申请号：CN201910501010.6
申请日：2019-06-11
Applicant: 珠海市一微半导体有限公司
IPC: G01R31/28
Abstract: 本发明公开一种基于ESD电路完整性的自动检测方法，包括：接收待测电路图的网表信息，然后初始化基于待测电路图的电源端口、地端口、以及待测端口；其中，待测端口以信号节点的方式存在于待测电路图中；根据待测端口的初始化信息和网表信息，从待测电路图的信号节点中筛选出一个待测端口；判断待测端口是否同时与其对应匹配的电源端口和地端口之间都连接有器件模型，是则确定待测端口所在的ESD电路结构完整，否则确定待测端口所在的ESD电路结构不完整；然后继续从待测电路图中筛选出下一个待测端口，再重复上述判断步骤，直到遍历完待测电路图中所有的信号节点。实现全面排查ESD电路结构的完整性，加快ESD风险排查速度。
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公开(公告)号：CN109583103A
公开(公告)日：2019-04-05
申请号：CN201811475551.8
申请日：2018-12-04
Applicant: 珠海市一微半导体有限公司
IPC: G06F17/50
Abstract: 本发明提出一种基于时间余量的时序修复方法，包括：步骤1、提取出芯片布局中全部路径的网表信息，然后进入步骤2；步骤2、基于配置的时序约束条件，确定生成的静态时序分析中的时序违例路径及其对应的时间余量，然后进入步骤3；步骤3、判断所述时间余量是否大于预设阈值，是则在所述时序违例路径中确定预设分析路径的起点或终点，并调整所述时序违例路径的时钟延时的大小；否则基于所述静态时序分析，提取出数据通路和时钟通路上的逻辑单元，进而提取出与时序违例路径相连的逻辑模块及其线网信息，再调整所述与时序违例路径相连接的逻辑模块之间的线长，再根据优化的线长进行优化布局，然后返回步骤1。降低芯片的设计面积，提高芯片的工作频率。
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公开(公告)号：CN109558684A
公开(公告)日：2019-04-02
申请号：CN201811473132.0
申请日：2018-12-04
Applicant: 珠海市一微半导体有限公司
IPC: G06F17/50
Abstract: 本发明提出一种删除Net金属连线的DRC处理方法，包括：步骤1、基于DRC得到的出现DRC错误的Net的信息，建立对应Net所属的电路节点类型，然后进入步骤2；步骤2、提取步骤1中所述电路节点类型为信号的Net，然后进入步骤3；步骤3、将步骤2提取的任意Net的金属连线删除，然后进入步骤4；步骤4、重新执行自动布线，然后进入步骤5；步骤5、通过执行DRC检查判断是否存在DRC错误，是则返回步骤1，否则结束。整个流程由工具自动完成全部操作，解放设计人员的双手。
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公开(公告)号：CN109558667A
公开(公告)日：2019-04-02
申请号：CN201811409504.3
申请日：2018-11-23
Applicant: 珠海市一微半导体有限公司
IPC: G06F17/50
Abstract: 本发明提出一种基于布线阻塞的优化方法，该优化方法是基于后端设计工具处理布线阻塞的技术问题，其解决方案与现有技术的区别在于，在完成常规的布线处理之后，根据执行的DRC检查结果的short参数和space参数，有针对性地对不同范围大小的布线阻塞区域作进一步的布局或布线优化，在优化过程中，通过重复更新布局和布线信息，来实现将DRC检查输出的short参数和space参数优化为0。提高物理设计的处理效率和设计的质量。
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公开(公告)号：CN113064550A
公开(公告)日：2021-07-02
申请号：CN202110294448.9
申请日：2021-03-19
Applicant: 珠海市一微半导体有限公司
IPC: G06F3/06
Abstract: 本发明公开了一种缩短外部存储器访问时间的控制装置及控制方法，所述方法通过对非连续地址的数据进行缓存的方法，降低对存储空间的要求以及缓存频次，有利于控制成本和功耗。同时，因为缓存了非连续地址处的数据，可以缩短对外部存储器的访问时间，消除命令字、读取地址等数据的发送带来的带宽下降问题，读写主机读取外部存储器的等价有效带宽可提升至100%，读取速度稳定，系统性能得到提升，对程序运行延迟要求严格的场景有明显优势。
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