-
公开(公告)号：CN114036096B
公开(公告)日：2024-05-03
申请号：CN202111298659.6
申请日：2021-11-04
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明涉及一种基于总线接口的读控制器，该读控制器包括系统总线接口模块、访问处理模块、数据缓冲模块、SPI接口模块和启动模块；其中，读控制器还连接有配置模块。启动模块用于接收所述配置模块内置的配置命令和/或所述系统总线传输过来的配置命令，再对SPI接口模块的工作模式进行初始化；系统总线接口模块用于在所述启动模块确定读控制器启动完成后，每当接收到所述系统总线传输过来的一个读操作命令，则从该读操作命令中解析出有效地址并输出至所述访问处理模块；所述访问处理模块用于根据所述系统总线接口模块先后接收到的两个读操作命令对应的有效地址的连续性，触发所述数据存储器内的数据传输至所述数据缓冲模块。
-
公开(公告)号：CN116069389A
公开(公告)日：2023-05-05
申请号：CN202310159736.2
申请日：2023-02-24
Applicant: 珠海一微半导体股份有限公司
Abstract: 本申请公开一种MCU访问系统，MCU访问系统包括cache存储器和MCU；MCU用于通过cache存储器对DDR存储器进行访问；cache存储器连接在MCU和DDR存储器之间；cache存储器和DDR存储器设置在MCU的外部；其中，cache存储器用于以突发传输操作的方式访问DDR存储器；MCU用于以单次传输操作的方式或以突发传输操作的方式访问cache存储器。
-
公开(公告)号：CN118642885A
公开(公告)日：2024-09-13
申请号：CN202410607056.7
申请日：2024-05-16
Applicant: 珠海一微半导体股份有限公司
Abstract: 本申请公开基于纠错码的动态调整方法及芯片，所述动态调整方法包括：内存控制器分别根据数据重要级、运行负载和/或数据错误标志信息，对当前纠错策略等级进行调整，以通过调用与调整后的当前纠错策略等级相对应的纠错码进行校验；其中，数据重要级、运行负载以及数据错误标志信息分别支持对所述当前纠错策略等级进行调整，以依次选择不同纠错策略等级作为调整后的当前纠错策略等级，并实现当前纠错策略等级对应的纠错码在不同纠错策略等级对应的纠错码之间进行转换；内存控制器根据预先写入内存模块的数据所采用的纠错策略等级进行多次检错的过程中，配置得到所述数据错误标志信息。
-
公开(公告)号：CN109391247B
公开(公告)日：2024-05-03
申请号：CN201811501490.8
申请日：2018-12-10
Applicant: 珠海一微半导体股份有限公司
IPC: H03K3/017 , H03K5/05 , H03K5/1252 , H03K7/08
Abstract: 本发明公开一种基于PWM信号的滤波器、处理电路及芯片，该滤波器应用于过滤外部输入的PWM信号，所述滤波器包括预设数量的D触发器和一个比较输出模块，预设数量的D触发器构成一个预设数量比特位的移位寄存器，预设数量的D触发器的时钟端连接于所述滤波器的时钟输入端，预设数量的D触发器的输出端（Q）分别连接到比较输出模块的预设数量的数据输入端。有利于优化工程实践上PWM信号的电平抖动脉冲。
-
公开(公告)号：CN109361381B
公开(公告)日：2024-05-03
申请号：CN201811501937.1
申请日：2018-12-10
Applicant: 珠海一微半导体股份有限公司
IPC: H03K7/08
Abstract: 本发明公开一种PWM生成电路、处理电路及芯片，该PWM生成电路应用于控制外部的电机系统的转速，其特征在于，所述PWM生成电路包括第二时钟预分频器和PWM信号生成器，第二时钟预分频器的分频输出端连接PWM信号生成器的数据输入端相连接；其中，所述PWM信号生成器包括输出分频器和比较器，所述输出分频器的时钟输出端与所述比较器的一个比较输入端连接，该技术方案在减小软件复杂流程的基础上输出不同占空比的PWM信号。
-
Patent Agency Ranking
公开(公告)号：CN108416176B
公开(公告)日：2023-09-08
申请号：CN201810402868.2
申请日：2018-04-28
Applicant: 珠海一微半导体股份有限公司
Inventor： 李璋辉
IPC: G06F30/3312
Abstract: 本发明涉及一种DRAM控制器的抗干扰方法和电路及芯片。所述方法，通过利用DQS时间窗口信号，将DQS信号中位于所述时间窗口段以外的毛刺滤除掉，从而得出更准确的DQS信号，提高了DRAM控制器的抗干扰的性能。所述抗干扰电路和芯片，除了可以滤除DQS信号的毛刺外，还可以将所述时间窗口段内所对应的DQS信号的脉冲数量与突发数量进行比较，如果两者的数量相同，则表明该DQS信号为有效信号，所述DQS处理模块发出控制信号至读数据采集模块，使其进行读数据采集操作。如果两者的数量不相同，则表明该DQS信号异常，为无效信号，所述DQS处理模块发出控制信号至命令发射模块，使其重新发出读命令至DRAM，DRAM接收到该命令后重新返回数据。
-
公开(公告)号：CN112614534B
公开(公告)日：2023-09-05
申请号：CN202011496194.0
申请日：2020-12-17
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明公开一种MBIST电路系统，该MBIST电路系统支持外部访问芯片内部的条件下，根据MBIST状态寄存器组配置的测试控制信息和MBIST时钟源产生模块提供的时钟源，控制每一个SRAM扫描测试模块按照匹配的测试时钟信号、特定的顺序对不同块SRAM进行MBIST测试，本发明还通过寄存器配置结构复用的方式，同步完成多块SRAM的测试，简化MBIST的逻辑架构，提高测试效率和测试复用的有效性。
-
公开(公告)号：CN116226032A
公开(公告)日：2023-06-06
申请号：CN202310159789.4
申请日：2023-02-24
Applicant: 珠海一微半导体股份有限公司
IPC: G06F15/78
Abstract: 本申请公开用于DDR存储器的读控制系统，读控制系统包括MCU、片外cache、以及DDR接口控制器；读控制系统被配置为读取DDR存储器；DDR存储器用于存储像素数据；DDR接口控制器与MCU读控制系统外部的DDR存储器连接，DDR接口控制器用于按照第一预设操作模式从DDR存储器读取像素数据；片外cache内设多条缓存行；片外cache通过DDR接口控制器读取像素数据，并将读取的像素数据暂存到对应一条缓存行内，当读取到的多行像素数据填满所有缓存行时，确定获取到一个检测窗口所覆盖的像素数据；每条缓存行都与MCU连接，以使MCU同时读取到各条缓存行内的像素数据，或先后读取到相应一条缓存行内的像素数据；其中，MCU是按照第二预设操作模式读取每条缓存行内的像素数据。
-
公开(公告)号：CN114328311B
公开(公告)日：2024-09-06
申请号：CN202111537979.2
申请日：2021-12-15
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明公开了一种存储控制器架构、数据处理电路及数据处理方法，所述方法通过在存储控制器中嵌入一个块操作处理器来集中处理对于块状数据的处理需求。所述存储控制器可以直接下发读取数据的命令，解决了传统的电路结构中命令延时较大的问题，在最大程度上加速读取速度；所述存储控制器还可以对数据进行处理，不需要CPU或DMA从总线另一端来处理数据，减少数据在总线上传输时间，提高了数据处理的效率，同时，还降低了CPU或DMA的负载，电路运行更加高效，功耗更小。
-
公开(公告)号：CN111128245B
公开(公告)日：2024-07-05
申请号：CN201911319928.5
申请日：2019-12-19
Applicant: 珠海一微半导体股份有限公司
IPC: G10L25/87
Abstract: 本发明公开了一种语音分帧处理电路和方法，通过写地址控制模块控制数据缓冲器给接收到的待分帧数据分配存储地址，再通过读地址控制模块控制数据缓冲器读取相应存储地址中的待分帧数据作为分帧后的数据输出，只需要一个写地址控制模块和一个读地址控制模块，基于同步时钟配合数据缓冲器在时钟边沿到来时进行数据存取，就可以简单快速地实现语音数据的分帧处理，所采用的电路设计简单，硬件成本低，相应的处理方法简单高效，适于普遍推广应用。
-
-
-
-
-
-
-
-
-
Search Results
18
records
(took 0.033 seconds)
