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公开(公告)号：CN119181727A
公开(公告)日：2024-12-24
申请号：CN202411704684.3
申请日：2024-11-26
Applicant: 湖南三安半导体有限责任公司
Abstract: 本申请提供的功率器件，在边缘终端区内，半导体外延片包括沿底部到顶部方向交替层叠设置的多个第一外延层以及多个第二外延层；第二外延层包括第一掺杂区和第二掺杂区；第一掺杂区环绕有源区一周形成第一环状结构；第一外延层和第一掺杂区为第一导电类型，第二掺杂区为第二导电类型；以此，在器件反偏，可增大器件在反偏时承受的耐压。且进一步设置相邻两个第二外延层中的第一掺杂区在衬底上的投影不完全重叠，能够增加电流路径长度，从而进一步地增加器件在反偏时外延层承受的耐压。以此，在器件耐压相同的情况下，本申请提供的功率器件，能够减小边缘终端区的尺寸，减少芯片面积的浪费。
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公开(公告)号：CN119181726B
公开(公告)日：2025-05-09
申请号：CN202411704683.9
申请日：2024-11-26
Applicant: 湖南三安半导体有限责任公司
Abstract: 本申请提供的功率器件，在有源区内，半导体外延片包括沿底部到顶部方向交替层叠设置的多个第一外延层以及多个第二外延层；第二外延层包括多个第一掺杂区和多个第二掺杂区；第一外延层和第一掺杂区为第一导电类型，第二掺杂区为第二导电类型；以此，在器件反偏，第一掺杂区和第二掺杂区形成耗尽区，以此可以增加器件在反偏时半导体外延片承受的耐压，且进一步设置相邻两个第二外延层中的多个第一掺杂区在衬底上的投影不完全重叠，能够增加电流路径长度，进一步地增加器件在反偏时半导体外延片承受的耐压。
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Patent Agency Ranking
公开(公告)号：CN119181727B
公开(公告)日：2025-04-04
申请号：CN202411704684.3
申请日：2024-11-26
Applicant: 湖南三安半导体有限责任公司
Abstract: 本申请提供的功率器件，在边缘终端区内，半导体外延片包括沿底部到顶部方向交替层叠设置的多个第一外延层以及多个第二外延层；第二外延层包括第一掺杂区和第二掺杂区；第一掺杂区环绕有源区一周形成第一环状结构；第一外延层和第一掺杂区为第一导电类型，第二掺杂区为第二导电类型；以此，在器件反偏，可增大器件在反偏时承受的耐压。且进一步设置相邻两个第二外延层中的第一掺杂区在衬底上的投影不完全重叠，能够增加电流路径长度，从而进一步地增加器件在反偏时外延层承受的耐压。以此，在器件耐压相同的情况下，本申请提供的功率器件，能够减小边缘终端区的尺寸，减少芯片面积的浪费。
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公开(公告)号：CN118248732A
公开(公告)日：2024-06-25
申请号：CN202410263540.2
申请日：2024-03-07
Applicant: 湖南三安半导体有限责任公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请提供一种半导体器件，包括衬底、半导体外延层以及终端掺杂结构。其中，终端掺杂结构设置于半导体外延层的边缘终端区内，且终端掺杂结构包括围绕有源区外的主结结构，以及设置于主结结构相对的第一侧和第二侧的若干叉状结构；其中，相邻两个叉状结构间隔设置。具体的，通过上述设置，在器件受到反向电压时，主结结构与主结相接的叉状结构与半导体外延层形成反偏PN结，相较于浮空的场限环，形成的PN结内建电场更强，能够承担更强反向电场，以此能够实现以更小的终端面积来实现保护器件不发生提前反向击穿的效果。
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公开(公告)号：CN117712171A
公开(公告)日：2024-03-15
申请号：CN202311722697.9
申请日：2023-12-14
Applicant: 湖南三安半导体有限责任公司
Abstract: 本发明提供了一种纵向功率半导体器件，涉及半导体技术领域，该纵向功率半导体器件包括衬底、半导体外延层、第一掺杂区、第二掺杂区、栅极结构和正面金属，在半导体外延层中设置第一掺杂区和第二掺杂区，并在第一掺杂区和第二掺杂区之间设置沟槽，将栅电极埋设在沟槽中。相较于现有技术，本发明通过减小两端栅电极与正面金属之间的横向间距，在水平方向上可以有效地将器件的元胞尺寸减小，极大地减小了芯片的面积，从而使得单片晶圆上产出的芯片数量增加了20％‑30％，极大地减小了器件的生产成本。
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公开(公告)号：CN119181726A
公开(公告)日：2024-12-24
申请号：CN202411704683.9
申请日：2024-11-26
Applicant: 湖南三安半导体有限责任公司
Abstract: 本申请提供的功率器件，在有源区内，半导体外延片包括沿底部到顶部方向交替层叠设置的多个第一外延层以及多个第二外延层；第二外延层包括多个第一掺杂区和多个第二掺杂区；第一外延层和第一掺杂区为第一导电类型，第二掺杂区为第二导电类型；以此，在器件反偏，第一掺杂区和第二掺杂区形成耗尽区，以此可以增加器件在反偏时半导体外延片承受的耐压，且进一步设置相邻两个第二外延层中的多个第一掺杂区在衬底上的投影不完全重叠，能够增加电流路径长度，进一步地增加器件在反偏时半导体外延片承受的耐压。
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公开(公告)号：CN118248731A
公开(公告)日：2024-06-25
申请号：CN202410263047.0
申请日：2024-03-07
Applicant: 湖南三安半导体有限责任公司
IPC: H01L29/78 , H01L29/06 , H01L23/367 , H01L23/373 , H01L21/336
Abstract: 本申请提供一种半导体器件，包括衬底、半导体外延层以及第一掺杂区。其中，半导体外延层包括有源区和围绕有源区外的边缘终端区；第一掺杂区设置在边缘终端区内且从边缘终端区表面向衬底的第一方向延伸；其中，第一掺杂区具有从第一掺杂区表面向第一方向延伸的若干沟槽，若干沟槽沿第一方向的深度小于或等于第一掺杂区沿第一方向的深度，且若干沟槽内填充有散热材料。具体的，通过在若干沟槽内填充散热材料，能够在终端击穿时实现边缘终端区的高散热，避免产生局部高温对器件的性能和稳定性产生不利影响，甚至导致器件损坏；另外，若干从第一掺杂区表面向衬底的第一方向延伸的沟槽，能够调节电场的分布，在保证耐压的同时，提升器件的可靠性。
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