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公开(公告)号：CN108537331A
公开(公告)日：2018-09-14
申请号：CN201810296728.1
申请日：2018-04-04
Applicant: 清华大学
IPC: G06N3/063
Abstract: 本发明为一种基于异步逻辑的可重构卷积神经网络加速电路，包括基本运算单元PE(Processing Element)、由PE组成的运算阵列以及可配置的池化单元PU(Pooling Unit)三个组成部分。首先该电路采用可重构电路的基本架构，能够针对不同的卷积神经网络模型将运算阵列进行重构；其次该电路整体基于异步逻辑，使用异步电路中的Click单元产生的局部时钟取代同步电路中的全局时钟并使用多个Click单元级联起来形成的异步流水线结构；最后该电路使用异步全连通的Mesh网络来实现数据的复用，通过降低访问内存的次数来减少功耗。本发明电路一方面在架构上具有灵活、并行度和数据复用率高等优点，同时又比同步逻辑实现的加速电路具有功耗优势，能在较低功耗下大大提高卷积神经网络的运算速度。
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