公开(公告)号：CN101060325A

公开(公告)日：2007-10-24

申请号：CN200710112120.0

申请日：1998-12-16

Applicant: 株式会社日立制作所

Inventor： 加藤直树 ,  矢野和男 ,  秋田庸平 ,  平木充

IPC: H03K19/173 ,  H03K19/00 ,  G06F17/50

CPC classification number: H03K19/1731 ,  G06F17/505 ,  H03K19/0013

Abstract: 一种存储有至少记录着单元的逻辑功能、形状、延迟特性、功耗的单元信息库的存储媒质，其中，所述单元信息库包括具有相同的逻辑功能和相同的形状而延迟和功耗不同的第1单元和第2单元。

公开(公告)号：CN101060325B

公开(公告)日：2010-08-18

申请号：CN200710112120.0

申请日：1998-12-16

Applicant: 株式会社日立制作所

Inventor： 加藤直树 ,  矢野和男 ,  秋田庸平 ,  平木充

IPC: H03K19/173 ,  H03K19/00 ,  G06F17/50

CPC classification number: H03K19/1731 ,  G06F17/505 ,  H03K19/0013

Abstract: 一种存储有至少记录着单元的逻辑功能、形状、延迟特性、功耗的单元信息库的存储媒质，其中，所述单元信息库包括具有相同的逻辑功能和相同的形状而延迟和功耗不同的第1单元和第2单元。

公开(公告)号：CN100352165C

公开(公告)日：2007-11-28

申请号：CN200410063524.1

申请日：2004-07-09

Applicant: 株式会社日立制作所

Inventor： 田中博志 ,  秋田庸平 ,  本村哲朗 ,  荒川文男 ,  津野田贤伸

IPC: H03K19/173 ,  H03K19/177 ,  G06F17/50

CPC classification number: H03K19/17752 ,  H03K19/17728 ,  H03K19/17736 ,  H03K19/17744 ,  H03K19/1776

Abstract: 本发明涉及半导体集成电路，提供一种基本单元，在可动态变更配置信息的LSI中，能够不依赖于配置信息而使工作频率恒定，而且能够有效利用单元内的运算器。具备：输入开关(ISW)，被连接在多个数据输入节点上；输出开关(OSW)，被连接在多个数据输出节点上；第1数据路径，在输入开关(ISW)和输出开关(OSW)之间具有运算器(ALU)及运算结果所用的触发器(CFFO)；以及第2数据路径，在输入开关和上述输出开关之间具有布线触发器；运算结果所用的触发器(CFF)保存运算器(ALU)的运算结果数据，布线触发器保持输入到上述多个数据输入节点中某一个节点的数据。

公开(公告)号：CN1329989C

公开(公告)日：2007-08-01

申请号：CN98812671.0

申请日：1998-12-16

Applicant: 株式会社日立制作所

Inventor： 加藤直树 ,  矢野和男 ,  秋田庸平 ,  平木充

IPC: H01L27/00 ,  H03K19/094

CPC classification number: H03K19/1731 ,  G06F17/505 ,  H03K19/0013

Abstract: 一种半导体集成电路器件包含MOSFET。运行速度与MOSFET的漏电流引起的功耗被适当地协调。沿半导体集成电路器件中的信号路径中的具有经由此路径传播的信号的延迟裕度的信号路径，提供了具有高的阈值电压的MOSFET，而沿不具有经由此路径传播的信号的延迟裕度的信号路径，提供了具有低的阈值电压、大的漏电流和高的运行速度的MOSFET。

公开(公告)号：CN1578147A

公开(公告)日：2005-02-09

申请号：CN200410063524.1

申请日：2004-07-09

Applicant: 株式会社日立制作所

Inventor： 田中博志 ,  秋田庸平 ,  本村哲朗 ,  荒川文男 ,  津野田贤伸

IPC: H03K19/173 ,  H03K19/177 ,  G06F17/50

CPC classification number: H03K19/17752 ,  H03K19/17728 ,  H03K19/17736 ,  H03K19/17744 ,  H03K19/1776

Abstract: 本发明涉及半导体集成电路，提供一种基本单元，在可动态变更配置信息的LSI中，能够不依赖于配置信息而使工作频率恒定，而且能够有效利用单元内的运算器。具备：输入开关(ISW)，被连接在多个数据输入节点上；输出开关(OSW)，被连接在多个数据输出节点上；第1数据路径，在输入开关(ISW)和输出开关(OSW)之间具有运算器(ALU)及运算结果所用的触发器(CFF0)；以及第2数据路径，在输入开关和上述输出开关之间具有布线触发器；运算结果所用的触发器(CFF)保存运算器(ALU)的运算结果数据，布线触发器保持输入到上述多个数据输入节点中某一个节点的数据。

公开(公告)号：CN1294783A

公开(公告)日：2001-05-09

申请号：CN98812671.0

申请日：1998-12-16

Applicant: 株式会社日立制作所

Inventor： 加藤直树 ,  矢野和男 ,  秋田庸平 ,  平木充

IPC: H03K19/094

CPC classification number: H03K19/1731 ,  G06F17/505 ,  H03K19/0013

Abstract: 一种半导体集成电路器件包含MOSFET。运行速度与MOSFET的漏电流引起的功耗被适当地协调。沿半导体集成电路器件中的信号路径中的具有经由此路径传播的信号的延迟裕度的信号路径,提供了具有高的阈值电压的MOSFET,而沿不具有经由此路径传播的信号的延迟裕度的信号路径,提供了具有低的阈值电压、大的漏电流和高的运行速度的MOSFET。