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公开(公告)号：CN1578147A
公开(公告)日：2005-02-09
申请号：CN200410063524.1
申请日：2004-07-09
Applicant: 株式会社日立制作所
IPC: H03K19/173 , H03K19/177 , G06F17/50
CPC classification number: H03K19/17752 , H03K19/17728 , H03K19/17736 , H03K19/17744 , H03K19/1776
Abstract: 本发明涉及半导体集成电路，提供一种基本单元，在可动态变更配置信息的LSI中，能够不依赖于配置信息而使工作频率恒定，而且能够有效利用单元内的运算器。具备：输入开关(ISW)，被连接在多个数据输入节点上；输出开关(OSW)，被连接在多个数据输出节点上；第1数据路径，在输入开关(ISW)和输出开关(OSW)之间具有运算器(ALU)及运算结果所用的触发器(CFF0)；以及第2数据路径，在输入开关和上述输出开关之间具有布线触发器；运算结果所用的触发器(CFF)保存运算器(ALU)的运算结果数据，布线触发器保持输入到上述多个数据输入节点中某一个节点的数据。
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公开(公告)号：CN100352165C
公开(公告)日：2007-11-28
申请号：CN200410063524.1
申请日：2004-07-09
Applicant: 株式会社日立制作所
IPC: H03K19/173 , H03K19/177 , G06F17/50
CPC classification number: H03K19/17752 , H03K19/17728 , H03K19/17736 , H03K19/17744 , H03K19/1776
Abstract: 本发明涉及半导体集成电路，提供一种基本单元，在可动态变更配置信息的LSI中，能够不依赖于配置信息而使工作频率恒定，而且能够有效利用单元内的运算器。具备：输入开关(ISW)，被连接在多个数据输入节点上；输出开关(OSW)，被连接在多个数据输出节点上；第1数据路径，在输入开关(ISW)和输出开关(OSW)之间具有运算器(ALU)及运算结果所用的触发器(CFFO)；以及第2数据路径，在输入开关和上述输出开关之间具有布线触发器；运算结果所用的触发器(CFF)保存运算器(ALU)的运算结果数据，布线触发器保持输入到上述多个数据输入节点中某一个节点的数据。
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公开(公告)号：CN107924289B
公开(公告)日：2020-11-13
申请号：CN201580082774.6
申请日：2015-10-26
Applicant: 株式会社日立制作所
Abstract: 计算机系统包括：具有存储器和多个CPU核心的至少一台计算机；和具有使用存储设备来构成的多个逻辑存储单元的存储子设备。在计算机中，在存储器构建有多个队列，对该多个队列的每一个分配多个CPU核心中的至少1个。队列是将从分配给该队列的CPU核心对逻辑存储单元发出的I/O命令入队而构成的。计算机系统具有访问控制信息，该访问控制信息包含关于是否允许从各队列对各逻辑存储单元进行访问的信息。
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公开(公告)号：CN107924289A
公开(公告)日：2018-04-17
申请号：CN201580082774.6
申请日：2015-10-26
Applicant: 株式会社日立制作所
Abstract: 计算机系统包括：具有存储器和多个CPU核心的至少一台计算机；和具有使用存储设备来构成的多个逻辑存储单元的存储子设备。在计算机中，在存储器构建有多个队列，对该多个队列的每一个分配多个CPU核心中的至少1个。队列是将从分配给该队列的CPU核心对逻辑存储单元发出的I/O命令入队而构成的。计算机系统具有访问控制信息，该访问控制信息包含关于是否允许从各队列对各逻辑存储单元进行访问的信息。
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