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公开(公告)号：CN117713789A
公开(公告)日：2024-03-15
申请号：CN202310053980.0
申请日：2023-02-03
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H03K17/693 , H01L27/02
Abstract: 实施方式涉及半导体装置。实施方式所涉及的半导体装置具有输入端及输出端和串联连接在输入端及输出端之间的多个晶体管。多个晶体管是具有在串联连接中使用的第1端及第2端的第1晶体管，以及具有在串联连接中使用的第3端及第4端、第1栅极及第1主体的第2晶体管，第2晶体管的第3端与第2端连接。半导体装置还具有串联连接于第1主体与第1端之间的第3晶体管及第1二极管。第3晶体管具有与第1栅极连接的第2栅极。第2晶体管包含并联连接的第1子晶体管及第2子晶体管。第3晶体管被第1子晶体管和第2子晶体管在第1方向上夹着而配置。
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公开(公告)号：CN110661497A
公开(公告)日：2020-01-07
申请号：CN201910132295.0
申请日：2019-02-22
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H03F3/19
Abstract: 高频放大电路具备：源极接地的第1晶体管，将高频输入信号放大；栅极接地的第2晶体管，将由第1晶体管放大后的信号进一步放大而生成输出信号；第1电感器，连接在第1晶体管源极与第1基准电位节点之间；第2电感器，连接在第2晶体管漏极与第2基准电位之间；第1切换器，对是否在高频输入信号被输入的节点和连接第1电阻的输入信号路径上的节点之间的第3电感器上并联连接第1衰减器进行切换；第2切换器对是否在输入信号路径与第1基准电位节点之间连接第1电阻进行切换；第3切换器，从并联连接第2电感器的多个第2电阻中选择至少一个；及第4切换器，从并联连接在与第2晶体管漏极相连的输出信号路径上的多个第1电容器中选择至少一个。
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公开(公告)号：CN111541426B
公开(公告)日：2023-12-08
申请号：CN201910614889.5
申请日：2019-07-09
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式提供使输出端口间的隔离性能提高的高频放大电路。根据一个实施方式，高频放大电路具备第1放大电路、第2放大电路及噪声指数改善电路，具备：单一输出模式，从第1放大电路及第2放大电路中的一方输出放大后的信号；及分路输出模式，从第1放大电路及第2放大电路这双方输出放大后的信号。第1放大电路，将源极经由第1源极电感器而接地且在栅极被施加输入信号的第1晶体管、与从漏极输出将从上述第1晶体管的漏极输出的信号放大后的信号且栅极接地的第3晶体管级联连接而成。第2放大电路具备具有与第1放大电路同样的电路常数的电路元件。噪声指数改善电路将第1晶体管的源极及第2放大电路的第2晶体管的源极经由电容器而连接。
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公开(公告)号：CN115117051A
公开(公告)日：2022-09-27
申请号：CN202110906326.0
申请日：2021-08-09
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 根据实施方式，第一P型晶体管中，栅极与第一节点连接，漏极与第二节点连接。第一N型晶体管中，栅极与第一节点连接，漏极与第二节点连接。第二P型晶体管中，栅极与第二节点连接，漏极与第三节点连接。第二N型晶体管中，栅极与第二节点连接，漏极与第三节点连接。第三N型晶体管中，栅极与第三节点连接，源极与第二电源线连接，漏极与第一电源线连接。第一P型晶体管比第一N型晶体管小。第二N型晶体管比第二P型晶体管小。第二N型晶体管比第一N型晶体管小。第一N型晶体管比第三N型晶体管小。
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公开(公告)号：CN114204910A
公开(公告)日：2022-03-18
申请号：CN202110225642.1
申请日：2021-03-01
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 半导体电路具备放大电路、输出电路以及旁路电路。放大电路包含级联连接的第一及第二晶体管，使经由输入端子向第一晶体管的栅极供给的信号放大。输出电路包含连接于放大电路的第一节点、第一及第二输出端子，使用第一或者第二输出模式执行输出动作，第一输出模式使用了第一及第二输出端子中的某个，第二输出模式使用了第一及第二输出端子。旁路电路连接在输入端子与第一节点间。输出电路包含连接在第二节点与第一输出端子间的第一开关电路、连接在第三节点与第二输出端子间的第二开关电路、连接在第二与第三节点间的第三开关电路、连接于第二节点的第一无源电路、连接于第三节点的第二无源电路、连接在第二与第三节点间的至少一个第三无源电路。
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Patent Agency Ranking
公开(公告)号：CN111541428A
公开(公告)日：2020-08-14
申请号：CN201910609460.7
申请日：2019-07-08
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式提供实现优良的IIP3的高频放大电路及半导体装置。高频放大电路具备：具有第1晶体管、电感器和第2晶体管的放大电路；及具有第3晶体管、第4晶体管和第1电容器的畸变补偿电路。第1晶体管对栅极施加输入信号。电感器，一方的端子与第1晶体管的源极连接，另一方的端子接地。第2晶体管，源极与第1晶体管的漏极连接，栅极接地，漏极与电源电压端子连接，从漏极输出将输入信号放大后的信号。第3晶体管为，漏极及栅极连接，在漏极侧与电源电压端子连接。第4晶体管为，漏极及栅极与第3晶体管的源极连接，在源极侧接地。第1电容器将节点与第3晶体管的源极之间连接，该节点为第1晶体管的漏极与第2晶体管的源极之间的节点。
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公开(公告)号：CN110661497B
公开(公告)日：2024-03-22
申请号：CN201910132295.0
申请日：2019-02-22
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H03F3/19
Abstract: 高频放大电路具备：源极接地的第1晶体管，将高频输入信号放大；栅极接地的第2晶体管，将由第1晶体管放大后的信号进一步放大而生成输出信号；第1电感器，连接在第1晶体管源极与第1基准电位节点之间；第2电感器，连接在第2晶体管漏极与第2基准电位之间；第1切换器，对是否在高频输入信号被输入的节点和连接第1电阻的输入信号路径上的节点之间的第3电感器上并联连接第1衰减器进行切换；第2切换器对是否在输入信号路径与第1基准电位节点之间连接第1电阻进行切换；第3切换器，从并联连接第2电感器的多个第2电阻中选择至少一个；及第4切换器，从并联连接在与第2晶体管漏极相连的输出信号路径上的多个第1电容器中选择至少一个。
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公开(公告)号：CN111541426A
公开(公告)日：2020-08-14
申请号：CN201910614889.5
申请日：2019-07-09
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式提供使输出端口间的隔离性能提高的高频放大电路。根据一个实施方式，高频放大电路具备第1放大电路、第2放大电路及噪声指数改善电路，具备：单一输出模式，从第1放大电路及第2放大电路中的一方输出放大后的信号；及分路输出模式，从第1放大电路及第2放大电路这双方输出放大后的信号。第1放大电路，将源极经由第1源极电感器而接地且在栅极被施加输入信号的第1晶体管、与从漏极输出将从上述第1晶体管的漏极输出的信号放大后的信号且栅极接地的第3晶体管级联连接而成。第2放大电路具备具有与第1放大电路同样的电路常数的电路元件。噪声指数改善电路将第1晶体管的源极及第2放大电路的第2晶体管的源极经由电容器而连接。
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公开(公告)号：CN117728655A
公开(公告)日：2024-03-19
申请号：CN202211642084.X
申请日：2022-12-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H02M1/088 , H02M1/32 , H01L25/16 , H01L23/488 , H01L23/498
Abstract: 实施方式涉及半导体装置。实施方式的半导体装置具备第一晶体管、包含第二晶体管的第一驱动电路、及包含第三晶体管的第二驱动电路。第二晶体管以及第三晶体管以串联的方式连接，其连接节点连接于第一晶体管的栅极电极。所述第一晶体管、所述第二晶体管以及所述第三晶体管是形成于包含GaN的第一基板的常关型的MOS型的HEMT。所述第一驱动电路对所述第一晶体管的寄生电容进行充电。所述第二驱动电路对所述第一晶体管的寄生电容进行放电。
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公开(公告)号：CN115118233A
公开(公告)日：2022-09-27
申请号：CN202110836028.9
申请日：2021-07-23
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 高频放大电路包括四个晶体管、四个电感器及三个开关。第一晶体管的栅极被输入输入信号。第一电感器连接在第一晶体管的源极与基准电压端间。第二晶体管的栅极交流接地，源极与第一晶体管的漏极连接。第二电感器连接在第二晶体管的漏极与电源电压端间。第一开关连接在第二晶体管的漏极和第二电感器间的第一节点与第一输出端子间。第三晶体管的栅极被输入输入信号。第三电感器连接在第三晶体管的源极与基准电压端间。第四晶体管的栅极交流接地，源极与第三晶体管的漏极连接。第四电感器连接在第四晶体管的漏极与电源电压端间。第二开关连接在第四晶体管的漏极和第四电感器间的第二节点与第二输出端子间。第三开关连接在第一节点与第二节点间。
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