公开(公告)号：CN111725347A

公开(公告)日：2020-09-29

申请号：CN202010024135.7

申请日：2020-01-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 安田健介 ,  户田顺之 ,  河原慎二 ,  山浦和章 ,  山本武志

IPC: H01L31/107 ,  H01L31/0352 ,  H01L27/144

Abstract: 实施方式的光检测装置是设定有相邻的第一单元和第二单元的光检测装置。所述光检测装置具备：第一导电类型的第一半导体层；第二导电类型的第二半导体层，设置于所述第一半导体层上；第一构件，设置于所述第一单元与所述第二单元之间，由与所述第一半导体层及所述第二半导体层不同的材料构成；第二构件，设置于所述第一构件与所述第一单元之间，由与所述第一半导体层及所述第二半导体层不同的材料构成；以及第三构件，设置于所述第一构件与所述第二单元之间，由与所述第一半导体层及所述第二半导体层不同的材料构成。

公开(公告)号：CN112490241A

公开(公告)日：2021-03-12

申请号：CN201911356286.6

申请日：2019-12-25

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河原慎二 ,  户田顺之 ,  山本武志 ,  山浦和章

IPC: H01L27/04 ,  H01L27/02

Abstract: 实施方式提供即使被施加应力也能够抑制电阻元件的电阻值的变动，并能够谋求面积的小型化的半导体装置。半导体装置具备：第1导电型的半导体层；第2导电型的第1半导体部分，设置于半导体层中；第1导电部件，上端到达半导体层的上表面，下端连接于第1半导体部分；第2导电部件，上端到达半导体层的上表面，下端连接于第1半导体部分；以及绝缘部件，至少一部分设置于第1导电部件与第2导电部件之间。第1导电部件的从上端到下端的长度，比在与半导体层的上表面平行的方向而且是从第1导电部件朝向第2导电部件的方向上的第1导电部件的长度、第1导电部件与第2导电部件之间的距离及第2导电部件的长度的合计长度长。

公开(公告)号：CN112490241B

公开(公告)日：2024-06-25

申请号：CN201911356286.6

申请日：2019-12-25

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河原慎二 ,  户田顺之 ,  山本武志 ,  山浦和章

IPC: H01L27/04 ,  H01L27/02

Abstract: 实施方式提供即使被施加应力也能够抑制电阻元件的电阻值的变动，并能够谋求面积的小型化的半导体装置。半导体装置具备：第1导电型的半导体层；第2导电型的第1半导体部分，设置于半导体层中；第1导电部件，上端到达半导体层的上表面，下端连接于第1半导体部分；第2导电部件，上端到达半导体层的上表面，下端连接于第1半导体部分；以及绝缘部件，至少一部分设置于第1导电部件与第2导电部件之间。第1导电部件的从上端到下端的长度，比在与半导体层的上表面平行的方向而且是从第1导电部件朝向第2导电部件的方向上的第1导电部件的长度、第1导电部件与第2导电部件之间的距离及第2导电部件的长度的合计长度长。

公开(公告)号：CN112530953B

公开(公告)日：2024-05-31

申请号：CN201911366452.0

申请日：2019-12-26

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河原慎二 ,  山本武志 ,  山浦和章 ,  户田顺之

IPC: H10B41/10 ,  H10B41/49 ,  H10B41/50 ,  H01L27/02

Abstract: 实施方式提供能够小型化的半导体装置。实施方式的半导体装置具备半导体基板、设置于上述半导体基板的上表面的第1晶体管、以及设置于上述第1晶体管的上方并连接于上述第1晶体管的栅极的第1电容器。在上述栅极与上述半导体基板之间能够流通隧道电流。

公开(公告)号：CN115832059A

公开(公告)日：2023-03-21

申请号：CN202210214734.4

申请日：2022-03-07

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 中根由 ,  户田顺之 ,  北原宏良 ,  山本武志 ,  寺田直纯

IPC: H01L29/788 ,  H01L21/336 ,  H01L29/792

Abstract: 本发明的实施方式涉及半导体装置及其制造方法。本实施方式的半导体装置具备半导体基板、存储晶体管和MOS晶体管。存储晶体管具有在半导体基板上依次配置的至少第1硅氧化膜和第1栅极电极。MOS晶体管具有在导体基板上依次配置的第2硅氧化膜和第2栅极电极。在存储晶体管的第1硅氧化膜及第1栅极电极中的至少一方不产生鸟喙部。

公开(公告)号：CN112530953A

公开(公告)日：2021-03-19

申请号：CN201911366452.0

申请日：2019-12-26

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河原慎二 ,  山本武志 ,  山浦和章 ,  户田顺之

IPC: H01L27/11519 ,  H01L27/11546 ,  H01L27/11548 ,  H01L27/02

Abstract: 实施方式提供能够小型化的半导体装置。实施方式的半导体装置具备半导体基板、设置于上述半导体基板的上表面的第1晶体管、以及设置于上述第1晶体管的上方并连接于上述第1晶体管的栅极的第1电容器。在上述栅极与上述半导体基板之间能够流通隧道电流。