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公开(公告)号：CN107689235B
公开(公告)日：2021-05-11
申请号：CN201710158459.8
申请日：2017-03-17
Applicant: 株式会社东芝
Abstract: 本发明涉及非易失性存储器。实施方式涉及一种非易失性存储器。提出能够在各种系统使用的非易失性RAM。实施方式的非易失性RAM具备：导电线(LSOT)，在第1方向上延伸；存储元件(MTJ1～MTJ8)，具有第1端子以及第2端子，第1端子连接到导电线(LSOT)；晶体管(T1～T8)，具有第3端子、第4端子以及第1电极，第3端子连接到第2端子；导电线(WL1～WLi)，在第1方向上延伸，连接到第1电极；以及导电线(LBL1～LBL8)，在第2方向上延伸，连接到第4端子。
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公开(公告)号：CN106663465A
公开(公告)日：2017-05-10
申请号：CN201580046308.2
申请日：2015-07-01
Applicant: 株式会社东芝
IPC: G11C11/15 , G11C13/00 , H01L21/8246 , H01L27/10 , H01L27/105
CPC classification number: G11C11/1673 , G11C11/161 , G11C11/1653 , G11C11/1655 , G11C11/1657 , G11C11/1659 , G11C11/1675 , G11C11/1693 , G11C11/1695 , G11C13/0023 , G11C13/0026 , G11C13/0028 , G11C13/003 , G11C13/004 , G11C13/0061 , G11C13/0069 , G11C2213/74 , G11C2213/79 , H01L28/00
Abstract: 实施方式的非易失性半导体存储器具备：基板区域(Sub(m‑1))；基板区域(Sub(m‑1))内的单元部件(CU‑L)，包括存储器单元(MC)以及存取晶体管(AT)，该存取晶体管(AT)将控制端子与字线(WL(i‑1))连接，并将基板区域(Sub(m‑1))作为沟道而对存储器单元(MC)供给读出电流或者写入电流；以及基板电位设定电路，在对存储器单元(MC)供给读出电流时，将基板区域(Sub(m‑1))设定为第1基板电位，在对存储器单元(MC)供给写入电流时，将基板区域(Sub(m‑1))设定为与第1基板电位不同的第2基板电位。
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公开(公告)号：CN100405550C
公开(公告)日：2008-07-23
申请号：CN200410095163.9
申请日：2004-07-30
Applicant: 株式会社东芝
IPC: H01L21/302 , H01L21/28 , H01L21/44 , H01L21/60
CPC classification number: H01L29/0665 , B82Y10/00 , G11C13/025 , H01J9/025 , H01L29/0673 , H01L29/0676 , H01L29/068 , Y10T428/256 , Y10T428/259
Abstract: 提供一种电极制造方法，能够对于碳纳米管和量子点等的微细结构自匹配地形成电极。该电极制造方法，具有：在基板的表面上形成多个突出部的突出部形成步骤；向上述多个突出部间导入大小随热、光或第一溶剂而变化的第一粒子的第一粒子导入步骤；通过对上述第一粒子赋予热、光或第一溶剂中的任一种，在俯视所述基板时的所述多个突出部之间的范围内变更该第一粒子的大小的尺寸变更步骤；向上述基板的表面淀积电极材料的电极材料淀积步骤；以及通过去除上述第一粒子，使位于上述突出部上的电极材料残留作为电极，而有选择地去除位于上述第一粒子上的电极材料，以形成电极的电极形成步骤。
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Patent Agency Ranking
公开(公告)号：CN1604281A
公开(公告)日：2005-04-06
申请号：CN200410095163.9
申请日：2004-07-30
Applicant: 株式会社东芝
IPC: H01L21/302 , H01L21/28 , H01L21/44 , H01L21/60
CPC classification number: H01L29/0665 , B82Y10/00 , G11C13/025 , H01J9/025 , H01L29/0673 , H01L29/0676 , H01L29/068 , Y10T428/256 , Y10T428/259
Abstract: 提供一种电极制造方法，能够对于碳纳米管和量子点等的微细结构自匹配地形成电极。该电极制造方法，具有：在基板的表面上形成多个突出部的突出部形成步骤；向多个突出部间导入大小随热、光或第一溶剂而变化的第一粒子的第一粒子导入步骤；通过对第一粒子赋予热、光或第一溶剂的某一种，来变更该第一粒子的大小的尺寸变更步骤；向基板的表面淀积电极材料的电极材料淀积步骤。
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公开(公告)号：CN107845397A
公开(公告)日：2018-03-27
申请号：CN201710158475.7
申请日：2017-03-17
Applicant: 株式会社东芝
IPC: G11C11/16 , G11C11/406
Abstract: 本发明的实施方式涉及存储器系统以及处理器系统。提供使非易失性存储器的数据保持特性提高的存储器系统以及处理器系统。根据一个方式的存储器系统，具备：非易失性存储器，具有易失性存储器的存储器容量以下的存储器容量，储存在所述易失性存储器中所储存的数据的至少一部分；第1控制部，刷新所述易失性存储器内的数据；以及第2控制部，在所述第1控制部刷新所述易失性存储器内的数据的第2期间与接下来进行刷新的第3期间之间的第1期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。
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公开(公告)号：CN1606238A
公开(公告)日：2005-04-13
申请号：CN200410095101.8
申请日：2004-09-24
Applicant: 株式会社东芝
Inventor： 藤田忍
IPC: H03K19/173
CPC classification number: H03K19/17748 , G11C16/02 , G11C16/10 , H03K3/45 , H03K19/17728 , H03K19/1776 , H03K19/1778
Abstract: 本发明提供一种控制电路，该控制电路包括：由第1和第2“非”型逻辑电路68a、68b构成的双稳态多谐振荡电路；与第1“非”型逻辑电路68a的输出和第2“非”型逻辑电路68b的输入之间的第1布线连接，连接在第1布线的端子间的电阻值根据写入信号而变化的第1存储器件64a；与第1“非”型逻辑电路68a的输入和第2“非”型逻辑电路68b的输出之间的第2布线连接，连接在第2布线连接的端子间的电阻值根据写入信号而变化的第2存储器件64b。能使存储器阵列的写入或者读出的电路小型化，缩短逻辑电路再构成时间。
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公开(公告)号：CN107689235A
公开(公告)日：2018-02-13
申请号：CN201710158459.8
申请日：2017-03-17
Applicant: 株式会社东芝
CPC classification number: G11C11/161 , G11C11/1675 , H01L27/228 , H01L43/08 , G11C7/06 , G11C7/08 , G11C7/18
Abstract: 本发明涉及非易失性存储器。实施方式涉及一种非易失性存储器。提出能够在各种系统使用的非易失性RAM。实施方式的非易失性RAM具备：导电线(LSOT)，在第1方向上延伸；存储元件(MTJ1～MTJ8)，具有第1端子以及第2端子，第1端子连接到导电线(LSOT)；晶体管(T1～T8)，具有第3端子、第4端子以及第1电极，第3端子连接到第2端子；导电线(WL1～WLi)，在第1方向上延伸，连接到第1电极；以及导电线(LBL1～LBL8)，在第2方向上延伸，连接到第4端子。
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公开(公告)号：CN101154605A
公开(公告)日：2008-04-02
申请号：CN200710153494.7
申请日：2007-09-20
Applicant: 株式会社东芝
Inventor： 藤田忍
IPC: H01L21/60
CPC classification number: H01L25/0657 , H01L23/481 , H01L24/11 , H01L24/16 , H01L24/28 , H01L24/31 , H01L25/50 , H01L2224/13099 , H01L2224/131 , H01L2224/9202 , H01L2225/06513 , H01L2225/06527 , H01L2225/06541 , H01L2924/01005 , H01L2924/01006 , H01L2924/01016 , H01L2924/0102 , H01L2924/01022 , H01L2924/01025 , H01L2924/01029 , H01L2924/0103 , H01L2924/01033 , H01L2924/01038 , H01L2924/01047 , H01L2924/01051 , H01L2924/01078 , H01L2924/01082 , H01L2924/10253 , H01L2924/14 , H01L2924/19043 , H01L2924/30105 , H01L2924/00
Abstract: 本发明提供一种能够形成高密度的贯通电极的半导体器件的制造方法。半导体器件的制造方法包括：准备形成有第1集成电路并包含多个第1贯通电极的第1半导体基板、和形成有第2集成电路并包含多个第2贯通电极的第2半导体基板的工序；仅在上述第1半导体基板上施加电压的部分形成特定的绝缘膜的工序，该特定的绝缘膜用于形成低电阻层；在该绝缘膜上放置上述第2半导体基板的工序；以及在上述多个第1电极和上述多个第2电极之间施加电压，在上述绝缘膜中形成多个连接电极的工序，上述多个连接电极连接上述多个第1贯通电极和与上述多个第1贯通电极分别对应的邻接的上述多个第2贯通电极。
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