公开(公告)号：CN110896103B

公开(公告)日：2024-02-02

申请号：CN201910112527.6

申请日：2019-02-13

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 井野户秀和 ,  高田修 ,  田村至 ,  寺田直纯 ,  北原宏良

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/8234 ,  H01L21/336

Abstract: 本发明提供能够实现小型化的半导体装置。半导体装置具备：第一导电型的第一半导体区域；第二导电型的第二半导体区域及第三半导体区域，与所述第一半导体区域相接，且相互隔离；所述第二导电型的第四半导体区域，与所述第一半导体区域相接，配置于所述第二半导体区域与所述第三半导体区域之间，被从所述第二半导体区域及所述第三半导体区域隔离；第一绝缘膜，与所述第一半导体区域中的所述第二半导体区域与所述第四半导体区域之间的第一部分相接；第二绝缘膜，与所述第一半导体区域中的所述第三半导体区域与所述第四半导体区域之间的第二部分相接，且比所述第一绝缘膜厚；第一电极，与所述第一绝缘膜相接；以及第二电极，与所述第二绝缘膜相接。

公开(公告)号：CN110896103A

公开(公告)日：2020-03-20

申请号：CN201910112527.6

申请日：2019-02-13

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 井野户秀和 ,  高田修 ,  田村至 ,  寺田直纯 ,  北原宏良

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/8234 ,  H01L21/336

Abstract: 本发明提供能够实现小型化的半导体装置。半导体装置具备：第一导电型的第一半导体区域；第二导电型的第二半导体区域及第三半导体区域，与所述第一半导体区域相接，且相互隔离；所述第二导电型的第四半导体区域，与所述第一半导体区域相接，配置于所述第二半导体区域与所述第三半导体区域之间，被从所述第二半导体区域及所述第三半导体区域隔离；第一绝缘膜，与所述第一半导体区域中的所述第二半导体区域与所述第四半导体区域之间的第一部分相接；第二绝缘膜，与所述第一半导体区域中的所述第三半导体区域与所述第四半导体区域之间的第二部分相接，且比所述第一绝缘膜厚；第一电极，与所述第一绝缘膜相接；以及第二电极，与所述第二绝缘膜相接。

公开(公告)号：CN1692481A

公开(公告)日：2005-11-02

申请号：CN200380100534.1

申请日：2003-11-14

Applicant: 株式会社东芝

Inventor： 田村至 ,  村上克也 ,  武部直人

IPC: H01L21/3205 ,  H01L21/78

CPC classification number: H01L22/32 ,  H01L23/585 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/01019 ,  H01L2924/15311 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 一种半导体装置，它使用低介电常数的膜作为层间膜(14)，该膜的介电常数k≤3.0，该装置包括抑制机构部件(20)，用来抑制层间膜(14)的剥离。