-
公开(公告)号：CN102169897A
公开(公告)日：2011-08-31
申请号：CN201010283375.5
申请日：2010-09-15
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L21/336 , H01L29/417
CPC classification number: H01L29/0895 , B82Y10/00 , H01L21/84 , H01L27/1203 , H01L29/165 , H01L29/41733 , H01L29/41766 , H01L29/45 , H01L29/66742 , H01L29/66977 , H01L29/7843 , H01L29/78684
Abstract: 本发明谋求对隧道FET的阈值偏差的抑制。本发明是一种半导体装置，具有：隔着栅绝缘膜(21)形成在Si1-xGex(0＜x≤1)的第一半导体层(13)上的栅极(22)；由以Ge为主要成分的第二半导体与金属的化合物形成的源极(24)；由第一半导体与金属的化合物形成的漏极(25)；以及形成在源极(24)与第一半导体层(13)之间Si薄膜(26)，源极(24)的栅侧端部与漏极(25)的栅侧端部相对于栅极(22)处于非对称的位置关系，漏极(25)的栅侧的端部比源极(24)的栅侧的端部更向栅外侧方向远离栅极(22)的端部。
-
公开(公告)号：CN102694026A
公开(公告)日：2012-09-26
申请号：CN201110361360.0
申请日：2011-11-15
Applicant: 株式会社东芝
IPC: H01L29/78
CPC classification number: H01L29/4983 , H01L21/823814 , H01L21/823878 , H01L21/84 , H01L27/1203 , H01L29/6656
Abstract: 根据实施例的场效应晶体管包括：半导体层；在半导体层中相互以一定距离形成的源极区和漏极区；在半导体层的一部分上形成的栅绝缘膜，该部分位于源极区和漏极区之间；在栅绝缘膜上形成的栅电极；和在栅电极的至少一个侧面上形成的栅侧壁，所述侧面位于源极区侧和漏极区侧，所述栅侧壁由高介电材料制成。源极区和漏极区与栅电极的相应侧面分开设置。
-
Patent Agency Ranking
公开(公告)号：CN102460660A
公开(公告)日：2012-05-16
申请号：CN200980160071.5
申请日：2009-06-26
Applicant: 株式会社东芝
Inventor： 池田圭司
IPC: H01L21/336 , H01L21/28 , H01L29/417 , H01L29/78 , H01L29/786
CPC classification number: H01L21/26506 , H01L21/2658 , H01L21/26586 , H01L29/41791 , H01L29/665 , H01L29/66803 , H01L29/78 , H01L29/785
Abstract: 本发明提供半导体装置的制造方法，具体是把成为源漏扩展区的金属半导体化合物层的成长加以控制，具有高的电流驱动力及短沟道效应耐性的MISEFET的半导体装置的制造方法。具备MISFET的半导体装置的制造方法，其特征在于，在半导体基板上形成栅绝缘膜、在栅绝缘膜上形成栅电极、对栅电极的各个侧面从外侧向内侧的方向通过倾斜离子注入，在上述半导体基板中注入5.0e14atoms/cm2以上1.5e15atoms/cm2以下的氮，在栅电极两侧的上述半导体基板上沉积含镍的金属膜，进行使金属膜与半导体基板反应而形成金属半导体化合物层的第1热处理。
-
公开(公告)号：CN102439702B
公开(公告)日：2014-11-12
申请号：CN200980159391.9
申请日：2009-09-16
Applicant: 株式会社东芝
IPC: H01L21/336 , H01L21/28 , H01L29/78 , H01L29/786
CPC classification number: H01L29/785 , H01L29/41791 , H01L29/66795
Abstract: 本发明的实施方式提供一种半导体器件及其制造方法。在MOS型半导体器件的制造方法中，在作为Si层的一部分且被源极/漏极区域夹着的沟道区域上隔着栅极绝缘膜形成栅极电极，之后至少在源极/漏极区域上生长以Ge为主成分的膜，接着通过使以Ge为主成分的膜与金属进行反应，形成深度方向的接合位置与以Ge为主成分的膜的生长界面相同的金属间化合物膜。
-
公开(公告)号：CN102460660B
公开(公告)日：2014-08-06
申请号：CN200980160071.5
申请日：2009-06-26
Applicant: 株式会社东芝
Inventor： 池田圭司
IPC: H01L21/336 , H01L21/28 , H01L29/417 , H01L29/78 , H01L29/786
CPC classification number: H01L21/26506 , H01L21/2658 , H01L21/26586 , H01L29/41791 , H01L29/665 , H01L29/66803 , H01L29/78 , H01L29/785
Abstract: 本发明提供半导体装置的制造方法，具体是把成为源漏扩展区的金属半导体化合物层的成长加以控制，具有高的电流驱动力及短沟道效应耐性的MISEFET的半导体装置的制造方法。具备MISFET的半导体装置的制造方法，其特征在于，在半导体基板上形成栅绝缘膜、在栅绝缘膜上形成栅电极、对栅电极的各个侧面从外侧向内侧的方向通过倾斜离子注入，在上述半导体基板中注入5.0e14atoms/cm2以上1.5e15atoms/cm2以下的氮，在栅电极两侧的上述半导体基板上沉积含镍的金属膜，进行使金属膜与半导体基板反应而形成金属半导体化合物层的第1热处理。
-
公开(公告)号：CN102169897B
公开(公告)日：2014-05-07
申请号：CN201010283375.5
申请日：2010-09-15
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L21/336 , H01L29/417
CPC classification number: H01L29/0895 , B82Y10/00 , H01L21/84 , H01L27/1203 , H01L29/165 , H01L29/41733 , H01L29/41766 , H01L29/45 , H01L29/66742 , H01L29/66977 , H01L29/7843 , H01L29/78684
Abstract: 本发明谋求对隧道FET的阈值偏差的抑制。本发明是一种半导体装置，具有：隔着栅绝缘膜(21)形成在Si1-xGex(0＜x≤1)的第一半导体层(13)上的栅极(22)；由以Ge为主要成分的第二半导体与金属的化合物形成的源极(24)；由第一半导体与金属的化合物形成的漏极(25)；以及形成在源极(24)与第一半导体层(13)之间Si薄膜(26)，源极(24)的栅侧端部与漏极(25)的栅侧端部相对于栅极(22)处于非对称的位置关系，漏极(25)的栅侧的端部比源极(24)的栅侧的端部更向栅外侧方向远离栅极(22)的端部。
-
公开(公告)号：CN102439702A
公开(公告)日：2012-05-02
申请号：CN200980159391.9
申请日：2009-09-16
Applicant: 株式会社东芝
IPC: H01L21/336 , H01L21/28 , H01L29/78 , H01L29/786
CPC classification number: H01L29/785 , H01L29/41791 , H01L29/66795
Abstract: 本发明的实施方式提供一种半导体器件及其制造方法。在MOS型半导体器件的制造方法中，在作为Si层的一部分且被源极/漏极区域夹着的沟道区域上隔着栅极绝缘膜形成栅极电极，之后至少在源极/漏极区域上生长以Ge为主成分的膜，接着通过使以Ge为主成分的膜与金属进行反应，形成深度方向的接合位置与以Ge为主成分的膜的生长界面相同的金属间化合物膜。
-
-
-
-
-
-
Search Results
7
records
(took 0.018 seconds)
