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公开(公告)号：CN114301431B
公开(公告)日：2025-02-25
申请号：CN202111670357.7
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03K3/3568
Abstract: 本发明公开了基于二值忆阻器的正负三值D触发器电路。本发明包括信号触发电路和信号锁存电路。信号触发电路包括十三个忆阻器和六个MOS管，具有触发信号输入端和高位、次位、低位信号输出端。信号锁存电路包括三个相同的基本逻辑门和复合逻辑门，对应的一对基本逻辑门和复合逻辑门构成一组逻辑单元。每个基本逻辑门包括两个忆阻器，负极作为单元输入端，正极连接，作为基本逻辑门输出端。复合逻辑门包括四个忆阻器和两个MOS管，一个忆阻器的正极接基本逻辑门输出端，负极与另一忆阻器的负极连接后接两个MOS管的栅极，一个MOS管的漏极通过忆阻器接电源，源极接另一个MOS管的漏极。本发明电路结构清晰简单、易于实现，可以正负通用。
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公开(公告)号：CN114300013A
公开(公告)日：2022-04-08
申请号：CN202111645487.5
申请日：2021-12-30
Applicant: 杭州电子科技大学
Abstract: 本发明涉及一种基于三值忆阻器1T1M交叉阵列复位和读写的实现方法。本发明中的阵列单元由一个三值忆阻器Mi串联一个晶体Ti管组成。晶体管的导通电压为4V，记为VDD，三值忆阻器的三个稳定的阻值分别为RL、RM和RH。本发明设计了对三值忆阻器1T1M交叉阵列的复位和读写的方法，设计思路简洁，原理清晰，并且易于将该方法应用到相关领域中。
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公开(公告)号：CN114268314A
公开(公告)日：2022-04-01
申请号：CN202111645485.6
申请日：2021-12-30
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明涉及一种基于三值忆阻器的3线‑1线编码器实现方法。本发明设计的3线‑1线三值编码器电路，一共需要四个忆阻器分别是三个输入忆阻器Min1、Min2、Min3和一个输出忆阻器Mout；三个电压源分别是V、Vset1和Vset2；两个电压控制型开关S1和S2。本发明结构清晰简单，易于实现。该电路模型可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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Patent Agency Ranking
公开(公告)号：CN114117810A
公开(公告)日：2022-03-01
申请号：CN202111452705.3
申请日：2021-12-01
Applicant: 杭州电子科技大学
IPC: G06F30/20
Abstract: 本发明公开了一种通用多值忆阻器的建模方法。本发明首先考虑到忆阻器的理论判定条件，其v‑i特性曲线必须经过原点，v‑i特性曲线的斜率表示忆阻器的忆阻值倒数，其次，为了满足模型所需的n个状态，设计了n个稳定的阻值用于对应该模型的n个状态，并设定了状态变量x用于控制忆阻器阻值状态的切换。最后，为了在相应的阈值电压区间内得到不同的状态变量x，以控制模型切换为相应的阻值状态，设计了若干组关于x的分段函数。本发明所建立的忆阻器模型构造思路简单，建立原理明确，并且可以通过修改参数来满足实际的应用需求。
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公开(公告)号：CN114219082A
公开(公告)日：2022-03-22
申请号：CN202111631745.4
申请日：2021-12-29
Applicant: 杭州电子科技大学
IPC: G06N3/063
Abstract: 本发明公开了一种改进的忆阻神经元电路，包括n个忆阻突触电路、神经元求和电路以及激活函数电路。每个忆阻突触电路包括一个输入端、一个控制端和一个输出端，所述输入端用于接收输入电压和权重控制电压；所述控制端连接控制信号VG，用于控制权重的正负和权重的增减。神经元求和电路将n个经过忆阻突触电路加权后的输入信号相加后，输出至激活函数电路，所述激活函数电路的输出作为整个神经元电路的输出。本发明的忆阻器突触电路只需一种控制电压，节省了反相器，减小了电路面积，在组成大型神经网络电路时具有良好的效果。
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公开(公告)号：CN114219082B
公开(公告)日：2024-05-14
申请号：CN202111631745.4
申请日：2021-12-29
Applicant: 杭州电子科技大学
IPC: G06N3/063
Abstract: 本发明公开了一种改进的忆阻神经元电路，包括n个忆阻突触电路、神经元求和电路以及激活函数电路。每个忆阻突触电路包括一个输入端、一个控制端和一个输出端，所述输入端用于接收输入电压和权重控制电压；所述控制端连接控制信号VG，用于控制权重的正负和权重的增减。神经元求和电路将n个经过忆阻突触电路加权后的输入信号相加后，输出至激活函数电路，所述激活函数电路的输出作为整个神经元电路的输出。本发明的忆阻器突触电路只需一种控制电压，节省了反相器，减小了电路面积，在组成大型神经网络电路时具有良好的效果。
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公开(公告)号：CN114333944A
公开(公告)日：2022-04-12
申请号：CN202111664072.2
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种基于三值忆阻器交叉阵列的编码‑存储‑译码电路。本发明包括四部分，其中：三值编码器电路包括编码器运行电压源、三个输入三值忆阻器、三个电压控制型开关、三个置位电压源。三值忆阻器交叉阵列包括多个阵列单元，每行结构包括输入控制电压源、晶体管控制电压源、开关和n个阵列单元，每列结构包括双向开关、电阻和m个阵列单元。三值信号转换电路包括两个置位电压源、两个电压控制型开关、一个三值忆阻器和接地开关。三值译码器电路包括译码器运行电压源、三个输出三值忆阻器、六个电压控制型开关、置位电压源、辅助电阻和译码控制开关。本发明结构清晰简单，易于实现，对于基于忆阻器的非易失性存储领域的应用研究具有重要意义。
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公开(公告)号：CN114301431A
公开(公告)日：2022-04-08
申请号：CN202111670357.7
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03K3/3568
Abstract: 本发明公开了基于二值忆阻器的正负三值D触发器电路。本发明包括信号触发电路和信号锁存电路。信号触发电路包括十三个忆阻器和六个MOS管，具有触发信号输入端和高位、次位、低位信号输出端。信号锁存电路包括三个相同的基本逻辑门和复合逻辑门，对应的一对基本逻辑门和复合逻辑门构成一组逻辑单元。每个基本逻辑门包括两个忆阻器，负极作为单元输入端，正极连接，作为基本逻辑门输出端。复合逻辑门包括四个忆阻器和两个MOS管，一个忆阻器的正极接基本逻辑门输出端，负极与另一忆阻器的负极连接后接两个MOS管的栅极，一个MOS管的漏极通过忆阻器接电源，源极接另一个MOS管的漏极。本发明电路结构清晰简单、易于实现，可以正负通用。
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