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公开(公告)号：CN114301467B
公开(公告)日：2025-02-25
申请号：CN202111663721.7
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03M5/16
Abstract: 本发明涉及基于3线‑1线编码器的忆阻正负三值9线‑2线编码器电路。本发明3线‑1线编码器用于输入三路二值信号，输出一路三值信号；每个三值三输入最大值门用于输出三个输入端的逻辑最大值，三值三输入最小值门用于输出三个输入端的逻辑最小值，三值两输入与门用于完成两个输入的“与”运算，三值两输入或门用于完成两个输入的“或”运算，标准三值非门用于完成标准三值逻辑“非”操作，正三值非门用于完成正三值逻辑“非”操作；本发明用三值数字信号来进行通信在相同的频率下将具有更高的传输速率，实现相应的逻辑功能电路互联也会减少，数字芯片也能更小、成本更低。再结合忆阻器的特点，进一步提升信息存储、处理、传输的效率。
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公开(公告)号：CN114337648A
公开(公告)日：2022-04-12
申请号：CN202111645486.0
申请日：2021-12-30
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明涉及一种基于三值忆阻器的九选一数据选择器电路。本发明包括两个输入忆阻器(Min1，Min2)，一个输出忆阻器(Mout)，存储9路已知的三值数据的九个忆阻器D0‑D8，两个电压源(V，Vcopy)以及十八个电压控制型开关(S1~S18)，形成了两个输入端和一个输出端的电路结构。本发明设计的三值数据选择器电路模结构清晰简单，易于实现。该电路模型可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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公开(公告)号：CN114301448A
公开(公告)日：2022-04-08
申请号：CN202111670316.8
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于二值忆阻器的正负三值锁存器电路。本发明包括三个相同的基本逻辑门和三个相同的复合逻辑门，对应的一个基本逻辑门和一个复合逻辑门构成一组逻辑单元。每个逻辑单元中，基本逻辑门包括两个忆阻器，负极作为基本逻辑门的输入端，正极连接，作为基本逻辑门输出端。复合逻辑门包括四个忆阻器和两个MOS管，一个忆阻器的正极接基本逻辑门输出端，负极与另一忆阻器的负极连接后接两个MOS管的栅极，一个MOS管的漏极通过忆阻器接电源，源极接另一个MOS管的漏极，并通过忆阻器接地。本发明电路模型结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN114301447B
公开(公告)日：2025-02-25
申请号：CN202111664077.5
申请日：2021-12-31
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于三值忆阻器的一位三值比较器电路。本发明包括两组电压控制型开关、两个输入和三个输出三值忆阻器。第一组电压控制型开关的负极和第二组电压控制型开关的正极连接后接一个输入三值忆阻器的负极和另一个输入三值忆阻器的正极。第一组电压控制型开关的正极接一个输入三值忆阻器和运行电压源的正极，第二组电压控制型开关的负极接地。三个输出三值忆阻器的正极分别接第一组电压控制型开关的一个控制端，另一个控制端分别对应接第二组电压控制型开关的一个控制端，第二组电压控制型开关的另一个控制端接置1电压源的正极。本发明结构清晰简单，易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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公开(公告)号：CN114301447A
公开(公告)日：2022-04-08
申请号：CN202111664077.5
申请日：2021-12-31
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于三值忆阻器的一位三值比较器电路。本发明包括两组电压控制型开关、两个输入和三个输出三值忆阻器。第一组电压控制型开关的负极和第二组电压控制型开关的正极连接后接一个输入三值忆阻器的负极和另一个输入三值忆阻器的正极。第一组电压控制型开关的正极接一个输入三值忆阻器和运行电压源的正极，第二组电压控制型开关的负极接地。三个输出三值忆阻器的正极分别接第一组电压控制型开关的一个控制端，另一个控制端分别对应接第二组电压控制型开关的一个控制端，第二组电压控制型开关的另一个控制端接置1电压源的正极。本发明结构清晰简单，易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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Patent Agency Ranking
公开(公告)号：CN114300013A
公开(公告)日：2022-04-08
申请号：CN202111645487.5
申请日：2021-12-30
Applicant: 杭州电子科技大学
Abstract: 本发明涉及一种基于三值忆阻器1T1M交叉阵列复位和读写的实现方法。本发明中的阵列单元由一个三值忆阻器Mi串联一个晶体Ti管组成。晶体管的导通电压为4V，记为VDD，三值忆阻器的三个稳定的阻值分别为RL、RM和RH。本发明设计了对三值忆阻器1T1M交叉阵列的复位和读写的方法，设计思路简洁，原理清晰，并且易于将该方法应用到相关领域中。
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公开(公告)号：CN114268314A
公开(公告)日：2022-04-01
申请号：CN202111645485.6
申请日：2021-12-30
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明涉及一种基于三值忆阻器的3线‑1线编码器实现方法。本发明设计的3线‑1线三值编码器电路，一共需要四个忆阻器分别是三个输入忆阻器Min1、Min2、Min3和一个输出忆阻器Mout；三个电压源分别是V、Vset1和Vset2；两个电压控制型开关S1和S2。本发明结构清晰简单，易于实现。该电路模型可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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公开(公告)号：CN114337650A
公开(公告)日：2022-04-12
申请号：CN202111664098.7
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于三值忆阻器的1线‑3线三值译码器电路。本发明包括两组电压控制型开关和三个输出三值忆阻器。第一组电压控制型开关的负极和第二组电压控制型开关的正极连接后接输入三值忆阻器的负极，并通过辅助电阻接三个输出三值忆阻器的负极。第一组电压控制型开关的正极接输入三值忆阻器和运行电压源的正极，第二组电压控制型开关的负极接地。三个输出三值忆阻器的正极分别接第一组电压控制型开关的一个控制端，另一个控制端分别对应接第二组电压控制型开关的一个控制端，第二组电压控制型开关的另一个控制端接置1电压源的正极。本发明结构清晰简单，易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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公开(公告)号：CN114333944A
公开(公告)日：2022-04-12
申请号：CN202111664072.2
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种基于三值忆阻器交叉阵列的编码‑存储‑译码电路。本发明包括四部分，其中：三值编码器电路包括编码器运行电压源、三个输入三值忆阻器、三个电压控制型开关、三个置位电压源。三值忆阻器交叉阵列包括多个阵列单元，每行结构包括输入控制电压源、晶体管控制电压源、开关和n个阵列单元，每列结构包括双向开关、电阻和m个阵列单元。三值信号转换电路包括两个置位电压源、两个电压控制型开关、一个三值忆阻器和接地开关。三值译码器电路包括译码器运行电压源、三个输出三值忆阻器、六个电压控制型开关、置位电压源、辅助电阻和译码控制开关。本发明结构清晰简单，易于实现，对于基于忆阻器的非易失性存储领域的应用研究具有重要意义。
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公开(公告)号：CN114330222A
公开(公告)日：2022-04-12
申请号：CN202111645442.8
申请日：2021-12-30
Applicant: 杭州电子科技大学
IPC: G06F30/398
Abstract: 本发明公开了一种基于二值忆阻器串并联的三值忆阻器构建方法。本发明通过对二值忆阻器模型的参数特性进行分析，发现两个二值忆阻器阻值状态发生转变的时间点不同会使串并联电路等效为三值忆阻器，而忆阻器的参数不同时或反向连接时都有可能使两个二值忆阻器的阻值状态发生改变的时间点不同。因此可将二值忆阻器串并联电路分为以下六种分别构建三值忆阻器。本发明是基于二值忆阻器构建出三值忆阻器，相比于普通的三值忆阻器的构建方法，本发明使得三值忆阻器实物器件的实现具有更大的可能性。
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