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公开(公告)号：CN114301431B
公开(公告)日：2025-02-25
申请号：CN202111670357.7
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03K3/3568
Abstract: 本发明公开了基于二值忆阻器的正负三值D触发器电路。本发明包括信号触发电路和信号锁存电路。信号触发电路包括十三个忆阻器和六个MOS管，具有触发信号输入端和高位、次位、低位信号输出端。信号锁存电路包括三个相同的基本逻辑门和复合逻辑门，对应的一对基本逻辑门和复合逻辑门构成一组逻辑单元。每个基本逻辑门包括两个忆阻器，负极作为单元输入端，正极连接，作为基本逻辑门输出端。复合逻辑门包括四个忆阻器和两个MOS管，一个忆阻器的正极接基本逻辑门输出端，负极与另一忆阻器的负极连接后接两个MOS管的栅极，一个MOS管的漏极通过忆阻器接电源，源极接另一个MOS管的漏极。本发明电路结构清晰简单、易于实现，可以正负通用。
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公开(公告)号：CN114337649A
公开(公告)日：2022-04-12
申请号：CN202111645539.9
申请日：2021-12-30
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了基于忆阻器基本逻辑门的9‑2线正负三值编码器电路。本发明包括负三值9‑2线编码器和正三值9‑2线编码器，其中负三值编码器包括四个三值最小值门(TMIN)，两个标准三值反相器(STI)，两个负极性三值反相器(NTI)和两个三值与门。正三值编码器包括四个三值最大值门(TMAN)，两个标准三值反相器(STI)，两个正极性三值反相器(PTI)和两个三值或门。本发明电路模型结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN111667863A
公开(公告)日：2020-09-15
申请号：CN202010567474.X
申请日：2020-06-19
Applicant: 杭州电子科技大学
IPC: G11C8/10 , G11C11/418
Abstract: 本发明公开了一种基于忆阻器的1-3线三值译码器电路。本发明包括一个正极性三值反相器，两个负极性三值反相器和一个三值或非门。该译码器电路的输入端分别与正极性三值反相器输入端、第一个负极性三值反相器输入端连接，正极性三值反相器输出端与第二个负极性三值反相器输入端连接。第一个负极性三值反相器输出端作为三值译码器电路的第一输出端以及三值或非门的一个输入端，第二个负极性三值反相器输出端作为三值译码器电路的第二输出端以及三值或非门的另一个输入端，三值或非门的输出端作为三值译码器电路的第三输出端。本发明结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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公开(公告)号：CN114301447B
公开(公告)日：2025-02-25
申请号：CN202111664077.5
申请日：2021-12-31
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于三值忆阻器的一位三值比较器电路。本发明包括两组电压控制型开关、两个输入和三个输出三值忆阻器。第一组电压控制型开关的负极和第二组电压控制型开关的正极连接后接一个输入三值忆阻器的负极和另一个输入三值忆阻器的正极。第一组电压控制型开关的正极接一个输入三值忆阻器和运行电压源的正极，第二组电压控制型开关的负极接地。三个输出三值忆阻器的正极分别接第一组电压控制型开关的一个控制端，另一个控制端分别对应接第二组电压控制型开关的一个控制端，第二组电压控制型开关的另一个控制端接置1电压源的正极。本发明结构清晰简单，易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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公开(公告)号：CN111755051B
公开(公告)日：2022-07-26
申请号：CN202010566323.2
申请日：2020-06-19
Applicant: 杭州电子科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种基于忆阻器的2‑9线三值译码器电路。本发明由两个1‑3线三值译码器和九个三值与门组成，并利用忆阻器的开关特性和记忆特性实现译码。1‑3三值译码器包括一个正极性三值反相器PTI、两个负极性三值反相器NTI和一个三值或非门TNOR，实现的功能是输入一个一位的三值电平信号，通过一个1‑3三值译码器得到的三个与输入信号一一对应的高、低电平信号。三值与门由两个忆阻器构成，实现的功能是求两输入的最小值。本发明结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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Patent Agency Ranking
公开(公告)号：CN114301447A
公开(公告)日：2022-04-08
申请号：CN202111664077.5
申请日：2021-12-31
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于三值忆阻器的一位三值比较器电路。本发明包括两组电压控制型开关、两个输入和三个输出三值忆阻器。第一组电压控制型开关的负极和第二组电压控制型开关的正极连接后接一个输入三值忆阻器的负极和另一个输入三值忆阻器的正极。第一组电压控制型开关的正极接一个输入三值忆阻器和运行电压源的正极，第二组电压控制型开关的负极接地。三个输出三值忆阻器的正极分别接第一组电压控制型开关的一个控制端，另一个控制端分别对应接第二组电压控制型开关的一个控制端，第二组电压控制型开关的另一个控制端接置1电压源的正极。本发明结构清晰简单，易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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公开(公告)号：CN114301467B
公开(公告)日：2025-02-25
申请号：CN202111663721.7
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03M5/16
Abstract: 本发明涉及基于3线‑1线编码器的忆阻正负三值9线‑2线编码器电路。本发明3线‑1线编码器用于输入三路二值信号，输出一路三值信号；每个三值三输入最大值门用于输出三个输入端的逻辑最大值，三值三输入最小值门用于输出三个输入端的逻辑最小值，三值两输入与门用于完成两个输入的“与”运算，三值两输入或门用于完成两个输入的“或”运算，标准三值非门用于完成标准三值逻辑“非”操作，正三值非门用于完成正三值逻辑“非”操作；本发明用三值数字信号来进行通信在相同的频率下将具有更高的传输速率，实现相应的逻辑功能电路互联也会减少，数字芯片也能更小、成本更低。再结合忆阻器的特点，进一步提升信息存储、处理、传输的效率。
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公开(公告)号：CN114301429B
公开(公告)日：2025-02-25
申请号：CN202111664099.1
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03K3/356
Abstract: 本发明公开了一种基于二值忆阻器的正负三值SR触发器电路。本发明包括信号触发电路和信号锁存电路。信号锁存电路包括三个相同的基本逻辑门和复合逻辑门，对应的一对基本逻辑门和复合逻辑门构成一组逻辑单元。每个基本逻辑门包括两个忆阻器，负极作为单元输入端，正极连接，作为基本逻辑门输出端。复合逻辑门包括四个忆阻器和两个MOS管，一个忆阻器的正极接基本逻辑门输出端，负极与另一忆阻器的负极连接后接两个MOS管的栅极，一个MOS管的漏极通过忆阻器接电源，源极接另一个MOS管的漏极。触发电路包括三个相同结构的复合逻辑门，分别接信号锁存电路的三个单元输入端。本发明电路结构清晰简单、易于实现，可以正负通用。
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公开(公告)号：CN114301448A
公开(公告)日：2022-04-08
申请号：CN202111670316.8
申请日：2021-12-31
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于二值忆阻器的正负三值锁存器电路。本发明包括三个相同的基本逻辑门和三个相同的复合逻辑门，对应的一个基本逻辑门和一个复合逻辑门构成一组逻辑单元。每个逻辑单元中，基本逻辑门包括两个忆阻器，负极作为基本逻辑门的输入端，正极连接，作为基本逻辑门输出端。复合逻辑门包括四个忆阻器和两个MOS管，一个忆阻器的正极接基本逻辑门输出端，负极与另一忆阻器的负极连接后接两个MOS管的栅极，一个MOS管的漏极通过忆阻器接电源，源极接另一个MOS管的漏极，并通过忆阻器接地。本发明电路模型结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。
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公开(公告)号：CN111628763B
公开(公告)日：2023-11-07
申请号：CN202010567524.4
申请日：2020-06-19
Applicant: 杭州电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于忆阻器的三值编码器电路。本发明包括一个正极性三值反相器，一个负极性三值反相器、一个三值非门和一个三输入的三值与门。该编码器电路的第一个输入端连接至正极性三值反相器的输入端，正极性三值反相器的输出端连接至三值与门的第一个输入端；该编码器电路的第二个输入端连接至三值非门的输入端，三值非门的输出端连接至三值与门的第二个输入端；该编码器电路的第三个输入端连接至负极性三值反相器的输入端，负极性三值反相器的输出端连接至三值与门的第三个输入端；三值与门的输出端作为编码器电路的输出端。本发明结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
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