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公开(公告)号：CN119094483A
公开(公告)日：2024-12-06
申请号：CN202411051666.X
申请日：2024-08-01
Applicant: 杭州晨晓科技股份有限公司
Abstract: 本申请公开了一种以太网业务处理方法，用以解决现有以太网业务处理方案存在时延导致以太网业务处理效率较低的问题。方法包括：对接收到的SDH帧解封装，得到VCG；将所述VCG中的数据字节写入缓存区，并确定所述VCG的唯一标识；根据所述VCG的唯一标识确定当前最慢通道地址对应的状态信息；根据所述状态信息以及所述VCG的唯一标识，对所述最慢通道地址进行更新，得到更新最慢通道地址；根据所述更新最慢通道地址对所述VCG解映射，得到以太网数据。
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公开(公告)号：CN119045736A
公开(公告)日：2024-11-29
申请号：CN202411131060.7
申请日：2024-08-16
Applicant: 杭州晨晓科技股份有限公司
IPC: G06F3/06
Abstract: 本申请公开了基于FPGA的指针更新方法，该方法包括：设置指针池，指针池中的指针指向存储器的地址；设置动态指针链，动态指针链包括头指针和尾指针，头指针和尾指针之间为连续的指针，尾指针为移动的指针，基于预设的时间间隔移动尾指针以更新所述动态指针链，动态指针链中的指针指向存储器的地址；响应于新指针请求指令，判断指针池中是否有空闲指针，若有，输出一空闲指针作为新的指针；若没有，以动态指针链中的头指针作为新的指针，同时头指针加1；响应于指针回收指令，判断所回收的指针是否在动态指针链中，若是，丢弃该回收的指针，否则将该回收的指针压入指针池中。本申请能够提高存储器的使用率。
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公开(公告)号：CN110460479A
公开(公告)日：2019-11-15
申请号：CN201910850250.7
申请日：2019-09-10
Applicant: 杭州晨晓科技股份有限公司
IPC: H04L12/24
Abstract: 本发明公开了逻辑链路均匀扫描系统，所述系统包括：存储模块，用于在一逻辑链路表中建立每一个物理端口号与逻辑链路号的对应关系，并建立每一个物理端口的起始地址，以及每一个逻辑链路号存储地址；计算模块，用于设置扫描所述逻辑链路表中的所有逻辑链路所需要的总扫描轮数，并根据所述总扫描轮数和每一个物理端口号对应的逻辑链路的总路数，计算当前轮次每一个物理端口号对应的待扫描的逻辑链路的路数；获取模块，用于得到所述待扫描的每一个逻辑链路在所述逻辑链路表中的存储地址，并在所述逻辑表中读取对应的待扫描的所有的逻辑链路号。通过本发明，实现了每一个物理端口的逻辑链路的均匀扫描。
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Patent Agency Ranking
公开(公告)号：CN118842549A
公开(公告)日：2024-10-25
申请号：CN202411028184.2
申请日：2024-07-30
Applicant: 杭州晨晓科技股份有限公司
Abstract: 本申请公开了时钟恢复方法，对接收数据比特计数；每间隔第一预设时间获取比特计数值，将当前获取的比特计数值定义为第一计数值，获取第一数值的时间定义为第一时戳，上一次获取的比特计数值定义为第二计数值，获取第二数值的时间定义为第二时戳，第一时戳和第二时戳由时戳计数器产生；基于第一计数值和第二计数值之间的计数差值，以及基于第一时戳与第二时戳之间的时间差值，确定数据速率，根据数据速率与第二预设时间确定第一比特总数量N0，第二预设时间大于第一预设时间，第二预设时间为M个时戳计数器的时钟周期；利用sigma‑delta方法将N0个比特值均匀分布在M个时钟周期中，获取第一恢复时钟。本申请能够实现透传SDH业务数据中恢复时钟的功能。
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公开(公告)号：CN110708133B
公开(公告)日：2021-07-27
申请号：CN201910936938.7
申请日：2019-09-29
Applicant: 杭州晨晓科技股份有限公司
IPC: H04J3/06 , G05B19/042
Abstract: 本申请公开了一种基于FPGA的系统内时钟同步和时间同步的方法及装置，该方法包括：通过FPGA接收主子系统发送的参考时钟，并输出与所述参考时钟同频的第一时钟，以更新从子系统的系统时钟；基于与所述参考时钟同频的第一时钟进行比特信息的采样，并解析所述采样的比特信息对应的数据帧；根据所述解析后的数据帧提取出所述主子系统的系统时间；在所述主子系统的系统时间的基础上加上线路延迟时间后，输出与所述主子系统的系统时间实时同步的第一时间，以更新所述从子系统的系统时间。本申请实现了系统时钟同步和系统时间同步，且实现方法简单可靠。
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公开(公告)号：CN114500329A
公开(公告)日：2022-05-13
申请号：CN202111519503.6
申请日：2021-12-13
Applicant: 杭州晨晓科技股份有限公司 , 深圳震有科技股份有限公司
IPC: H04L43/0829
Abstract: 本申请公开了一种检测失帧的方法和装置，属于通信领域。所述检测失帧方法由具有多个接口的网络设备执行，所述方法包括：获取待由所述多个接口中的目标接口传输的目标帧；确定所述目标帧的帧头中是否存在指定帧头标记；在所述目标帧的帧头中不存在所述指定帧头标记的情况下，通过钟表计数器确定通过所述目标端口未传输所述目标帧的时间是否大于第一阈值；在确定通过所述目标端口未传输所述目标帧的时间大于第一阈值的情况下，确定检测到失帧。
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公开(公告)号：CN110460479B
公开(公告)日：2022-02-11
申请号：CN201910850250.7
申请日：2019-09-10
Applicant: 杭州晨晓科技股份有限公司
IPC: H04L41/0246
Abstract: 本发明公开了逻辑链路均匀扫描系统，所述系统包括：存储模块，用于在一逻辑链路表中建立每一个物理端口号与逻辑链路号的对应关系，并建立每一个物理端口的起始地址，以及每一个逻辑链路号存储地址；计算模块，用于设置扫描所述逻辑链路表中的所有逻辑链路所需要的总扫描轮数，并根据所述总扫描轮数和每一个物理端口号对应的逻辑链路的总路数，计算当前轮次每一个物理端口号对应的待扫描的逻辑链路的路数；获取模块，用于得到所述待扫描的每一个逻辑链路在所述逻辑链路表中的存储地址，并在所述逻辑表中读取对应的待扫描的所有的逻辑链路号。通过本发明，实现了每一个物理端口的逻辑链路的均匀扫描。
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公开(公告)号：CN110708133A
公开(公告)日：2020-01-17
申请号：CN201910936938.7
申请日：2019-09-29
Applicant: 杭州晨晓科技股份有限公司
IPC: H04J3/06 , G05B19/042
Abstract: 本申请公开了一种基于FPGA的系统内时钟同步和时间同步的方法及装置，该方法包括：通过FPGA接收主子系统发送的参考时钟，并输出与所述参考时钟同频的第一时钟，以更新从子系统的系统时钟；基于与所述参考时钟同频的第一时钟进行比特信息的采样，并解析所述采样的比特信息对应的数据帧；根据所述解析后的数据帧提取出所述主子系统的系统时间；在所述主子系统的系统时间的基础上加上线路延迟时间后，输出与所述主子系统的系统时间实时同步的第一时间，以更新所述从子系统的系统时间。本申请实现了系统时钟同步和系统时间同步，且实现方法简单可靠。
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