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公开(公告)号：CN111026589B
公开(公告)日：2023-08-11
申请号：CN201911037762.8
申请日：2019-10-29
Applicant: 晶晨半导体(深圳)有限公司
Abstract: 本发明提出一种通过SOC测试DDR内存稳定性的方法，SOC对DDR进行读写，以DQS作为时钟，通过SOC调整DQS来找到DDR读写时DQS的Setup time和hold time，包括如下步骤：S1：通过SOC将DQS默认寄存器的值设置为B，逐个单位左移，当移动到A‑1个单位出现DDR读写错误时，取A为左边界；S2：通过SOC将DQS默认寄存器的值还原为B，逐个单位右移，当移动到C+1个单位出现DDR读写错误时，取C为右边界；S3：计算出DQS读写的Setup time和DQS读写的hold time；本通过SOC测试DDR内存稳定性的方法能够快速的测试出DDR内存的稳定性。
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公开(公告)号：CN110531246B
公开(公告)日：2022-11-11
申请号：CN201910736475.X
申请日：2019-08-09
Applicant: 晶晨半导体(深圳)有限公司
IPC: G01R31/28
Abstract: 本发明提出一种通过宫格法快速找到静电薄弱环节的方法，包括如下步骤：S1：将PCB板划分为m个区域；S2：剔除每个区域的绿油；S3：测试每个区域的所能通过的最高电压；S4：将电压数值最低者确定为静电薄弱区；S5：将静电薄弱区划分为a个区域；S6：测试静电薄弱区上的每个区域的所能通过的最高电压；S7：将电压数值最低者确定为静电次薄弱区；S8：重复S5、S6、S7步骤，直至找到最小单元的静电最薄弱区。该方法具有操作简单、不需要增加多余ESD元件从而可以减少电路成本的特点，可以节约开发时间快速准确找到薄弱环节，且可以在系统工作状态下快速找到静电薄弱环节。
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公开(公告)号：CN110855978B
公开(公告)日：2021-12-21
申请号：CN201911045886.0
申请日：2019-10-30
Applicant: 晶晨半导体(深圳)有限公司
Abstract: 本发明提出一种通过SOC测试HDMI的PLL稳定性的方法，SOC控制HDMI信号输出，包括如下步骤：S1：获取SOC的基准时钟晶体的标称频率值为A Hz；S2：测量SOC的基准时钟晶体的实际频率值为B Hz；S3：通过[(B‑A)/A]计算出SOC的基准时钟晶体的频偏为C PPM；S4：测量SOC的基准时钟晶体经过PLL后输出的HDMI信号的实际频率值为D Hz；S5：获取SOC设定的HDMI信号的输出标称频率值为E Hz；S6：通过[(D‑E)/E]计算出HDMI信号的频偏为F PPM；根据F PPM与C PPM差值的绝对值即可判断出HDMI的PLL稳定性。
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公开(公告)号：CN111007314A
公开(公告)日：2020-04-14
申请号：CN201911127966.0
申请日：2019-11-18
Applicant: 晶晨半导体(深圳)有限公司
Abstract: 本发明提出一种通过示波器余辉模式测量SOC信号稳定性的方法，包括如下步骤：(1)在示波器上调出余辉模式；(2)选择SOC的测试点：EMMC_D0、EMMC_CMD、EMMC_CLK；(3)针对SOC内部输出信号进行测量，利用示波器的余辉模式对包含SOC内部输出信号的信息进行记录；(4)将包含SOC内部输出信号的信息和预设各项数据的标准值进行比对，以判断是否有足够余量来满足SOC信号的稳定性。通过该方法，可以有效地测试和判断SOC(System on chip)端输出信号是否稳定可靠，对系统通讯的稳定性提供进一步的保障。
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公开(公告)号：CN110531246A
公开(公告)日：2019-12-03
申请号：CN201910736475.X
申请日：2019-08-09
Applicant: 晶晨半导体(深圳)有限公司
IPC: G01R31/28
Abstract: 本发明提出一种通过宫格法快速找到静电薄弱环节的方法，包括如下步骤：S1：将PCB板划分为m个区域；S2：剔除每个区域的绿油；S3：测试每个区域的所能通过的最高电压；S4：将电压数值最低者确定为静电薄弱区；S5：将静电薄弱区划分为a个区域；S6：测试静电薄弱区上的每个区域的所能通过的最高电压；S7：将电压数值最低者确定为静电次薄弱区；S8：重复S5、S6、S7步骤，直至找到最小单元的静电最薄弱区。该方法具有操作简单、不需要增加多余ESD元件从而可以减少电路成本的特点，可以节约开发时间快速准确找到薄弱环节，且可以在系统工作状态下快速找到静电薄弱环节。
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Patent Agency Ranking
公开(公告)号：CN111131886A
公开(公告)日：2020-05-08
申请号：CN201911350798.1
申请日：2019-12-24
Applicant: 晶晨半导体(深圳)有限公司
IPC: H04N21/4363
Abstract: 本发明提出一种通过调整WIFI来优化系统温升的方法，所述通过调整WIFI来优化系统温升的方法包括模式一；在模式一下，系统需要与外部服务器进行数据交互，系统同时连接WIFI和以太网，设置系统数据全部通过以太网传输，并且将WIFI与外部AP之间的链路时间调整为1min；所述通过调整WIFI来优化系统温升的方法包括模式二；在模式二下，系统需要与外部服务器进行数据交互，系统只连接了WIFI或以太网，设置系统数据全部通过WIFI或以太网传输；本发明提出的通过调整WIFI来优化系统温升的方法，能够在不增加IPTV机顶盒成本的前提下，使IPTV机顶盒能够满足温度的要求。
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公开(公告)号：CN111026589A
公开(公告)日：2020-04-17
申请号：CN201911037762.8
申请日：2019-10-29
Applicant: 晶晨半导体(深圳)有限公司
Abstract: 本发明提出一种通过SOC测试DDR内存稳定性的方法，SOC对DDR进行读写，以DQS作为时钟，通过SOC调整DQS来找到DDR读写时DQS的Setup time和hold time，包括如下步骤：S1：通过SOC将DQS默认寄存器的值设置为B，逐个单位左移，当移动到A-1个单位出现DDR读写错误时，取A为左边界；S2：通过SOC将DQS默认寄存器的值还原为B，逐个单位右移，当移动到C+1个单位出现DDR读写错误时，取C为右边界；S3：计算出DQS读写的Setup time和DQS读写的hold time；本通过SOC测试DDR内存稳定性的方法能够快速的测试出DDR内存的稳定性。
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公开(公告)号：CN110855978A
公开(公告)日：2020-02-28
申请号：CN201911045886.0
申请日：2019-10-30
Applicant: 晶晨半导体(深圳)有限公司
Abstract: 本发明提出一种通过SOC测试HDMI的PLL稳定性的方法，SOC控制HDMI信号输出，包括如下步骤：S1：获取SOC的基准时钟晶体的标称频率值为A Hz；S2：测量SOC的基准时钟晶体的实际频率值为B Hz；S3：通过[(B-A)/A]计算出SOC的基准时钟晶体的频偏为C PPM；S4：测量SOC的基准时钟晶体经过PLL后输出的HDMI信号的实际频率值为D Hz；S5：获取SOC设定的HDMI信号的输出标称频率值为E Hz；S6：通过[(D-E)/E]计算出HDMI信号的频偏为F PPM；根据F PPM与C PPM差值的绝对值即可判断出HDMI的PLL稳定性。
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公开(公告)号：CN110530707A
公开(公告)日：2019-12-03
申请号：CN201910683625.5
申请日：2019-07-26
Applicant: 晶晨半导体(深圳)有限公司
Abstract: 本发明提出一种获取芯片在SMT贴片工艺中最大承受应力的方法，获取芯片在SMT贴片工艺中最大承受应力的方法包括芯片、基板和压力测试仪，基板上设有贯穿基板的矩形定位孔，压力测试仪包括压头；获取芯片在SMT贴片工艺中最大承受应力的方法包括以下步骤：S1：调整基板的位置，使矩形定位孔的几何中心与压头的几何中心对齐；S2：将芯片放置在基板上，使芯片的几何中心与矩形定位孔的几何中心对齐；S3：启动压力测试仪，使压头挤压芯片，使芯片的锡球被压裂和/或芯片的封装本身被压裂和/或芯片的晶元表面被压裂；S4：当芯片的锡球被压裂和/或芯片的封装本身被压裂和/或芯片的晶元表面被压裂时，记录压力测试仪的压力计数。
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公开(公告)号：CN111065197B
公开(公告)日：2024-09-03
申请号：CN201911081668.2
申请日：2019-11-07
Applicant: 晶晨半导体(深圳)有限公司
IPC: H05K1/02
Abstract: 本发明提出提出一种小尺寸PCB增强以太网防雷击的方法，包括如下步骤：测量PCB板上的以太网网口座到变压器中心的区域、及以太网网口座的关联元器件区域与周围的网络信号、电源网络信号或者其它元器件之间的间距；判断上述间距是否符合以太网雷击浪涌规范要求的安全间距；若上述间距不符合规范要求的安全间距，则在以太网网口座到变压器中心、及以太网网口座的关联元器件区域与周围的网络、电源网络或者其它元器件之间开设至少一个槽位；对以太网进行浪涌测试，发现以太网可以通过浪涌4KV的共模测试。通过本发明提出的小尺寸PCB增强以太网防雷击的方法，在满足小尺寸要求且不增加设计成本的情况下，可以提升以太网抗雷击浪涌能力。
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