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公开(公告)号：CN118760306A
公开(公告)日：2024-10-11
申请号：CN202410933403.5
申请日：2024-07-12
Applicant: 无锡芯光互连技术研究院有限公司 , 兰州大学
IPC: G05F1/56
Abstract: 本发明涉及集成电路技术领域，公开了带有尾电流源校准电路的CML驱动电路及尾电流源校准方法，CML驱动器包括电流均衡模块、校准抽头输入差分对管、一般抽头输入差分对管和尾电流源，一般抽头输入差分对管通过尾电流源连接电流均衡模块，尾电流源和校准抽头输入差分对管连接尾电流源校准电路；通过尾电流源校准电路计算尾电流源输出的经过电流均衡模块调节的尾电流产生的电流误差，根据电流误差生成补偿控制信号调节经过校准抽头输入差分对管的补偿电流，以补偿电流误差，使调节后的补偿电流与尾电流之和等于初始补偿电流与初始尾电流之和，消除前馈均衡误差，使CML驱动器的总尾电流保持恒定，进而使CML驱动器保持良好的驱动性能。
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公开(公告)号：CN119127585A
公开(公告)日：2024-12-13
申请号：CN202411078425.4
申请日：2024-08-07
Applicant: 无锡芯光互连技术研究院有限公司
Abstract: 本发明涉及一种适于DDR PHY模块的初始化调试方法及DDR PHY模块。其包括：对具有DDR的芯片，在点亮阶段，向DDR PHY模块传输第一时钟域的初始化配置源数据；在DDR PHY模块内，将接收的初始化配置源数据转换处理成第二时钟域的初始化目标信息，以基于初始化目标信息驱动DDR PHY模块初始化，并在初始化后进入调试状态，其中，所述初始化目标信息与第二时钟域的标准调试驱动信息匹配。本发明在芯片点亮阶段，将DDR PHY模块的初始化调试工作左移并独立开展，以达到与CPU‑DDR通路并行调试，提高对DDR PHY模块的初始化调试效率。
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公开(公告)号：CN118869411A
公开(公告)日：2024-10-29
申请号：CN202411064724.2
申请日：2024-08-05
Applicant: 无锡芯光互连技术研究院有限公司
IPC: H04L25/03
Abstract: 本发明涉及一种失调电压可自适应校准的判决反馈均衡器装置。其包括判决反馈均衡主体，主信号通路，失调电压校准时，利用信号处理辅路径将数据信号加载到判决反馈均衡主体，同时，利用失调电压校准单元确定所述信号处理主路径的失调电压，并产生与所述失调电压匹配的主路径失调补偿电压；将主路径失调补偿电压加载到信号处理主路径，并将数据信号切换至信号处理主路径，其中，利用信号处理主路径将数据信号加载到判决反馈均衡主体的过程中，利用主路径失调补偿电压对信号处理主路径进行失调电压补偿。本发明能实现对失调电压自适应校准，满足判决反馈均衡器反馈路径时序的要求，提高判决反馈均衡器工作的稳定性以及可靠性。
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公开(公告)号：CN118820655A
公开(公告)日：2024-10-22
申请号：CN202411297587.7
申请日：2024-09-18
Applicant: 无锡芯光互连技术研究院有限公司
Abstract: 本发明涉及数论变换计算技术领域，具体公开了一种用于数论变换的硬件实现方法、装置及安全芯片，包括：获取待计算多项式数据，并计算待计算多项式数据进行数论变换所需的旋转因子和逆旋转因子；将旋转因子和逆旋转因子分别写入不同的存储空间，逆旋转因子的存储空间的存储地址为根据旋转因子的存储空间的存储地址加1后确定；对待计算多项式数据进行预处理；调用数论变换硬件计算单元，读取旋转因子、逆旋转因子以及预处理后的待计算多项式数据进行数论变换计算，每相邻两个计算阶段的计算结果循环利用存储地址相邻的两个存储空间进行存储。本发明提供的用于数论变换的硬件实现方法能够在不增加成本的情况下降低硬件存储空间占用率。
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公开(公告)号：CN118820655B
公开(公告)日：2025-02-11
申请号：CN202411297587.7
申请日：2024-09-18
Applicant: 无锡芯光互连技术研究院有限公司
Abstract: 本发明涉及数论变换计算技术领域，具体公开了一种用于数论变换的硬件实现方法、装置及安全芯片，包括：获取待计算多项式数据，并计算待计算多项式数据进行数论变换所需的旋转因子和逆旋转因子；将旋转因子和逆旋转因子分别写入不同的存储空间，逆旋转因子的存储空间的存储地址为根据旋转因子的存储空间的存储地址加1后确定；对待计算多项式数据进行预处理；调用数论变换硬件计算单元，读取旋转因子、逆旋转因子以及预处理后的待计算多项式数据进行数论变换计算，每相邻两个计算阶段的计算结果循环利用存储地址相邻的两个存储空间进行存储。本发明提供的用于数论变换的硬件实现方法能够在不增加成本的情况下降低硬件存储空间占用率。
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Patent Agency Ranking
公开(公告)号：CN118426541B
公开(公告)日：2024-10-01
申请号：CN202410890113.7
申请日：2024-07-04
Applicant: 无锡芯光互连技术研究院有限公司
Abstract: 本发明涉及一种高精度时钟同步的多芯粒系统。其包括至少一个第一类芯粒以及若干个第二类芯粒，一个第二类芯粒与所连接的第一类芯粒间形成时钟同步芯粒单元；对任一时钟同步芯粒单元，第一类芯粒内的第一延时锁相环与第二类芯粒内的第二延时锁相环以及时钟树适配连接，以形成嵌套延时锁相环，经嵌套延时锁相环，使得时钟同步第三信号、时钟树信号相应的时钟信号与时钟源信号的相位相一致。本发明通过嵌套延时锁相环可实现芯粒间的时钟同步，通过进一步消除传输线延，提高芯粒之间时钟相位同步的精度与可靠性。
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公开(公告)号：CN119341585A
公开(公告)日：2025-01-21
申请号：CN202411444697.1
申请日：2024-10-16
Applicant: 无锡芯光互连技术研究院有限公司
IPC: H04B1/16
Abstract: 本发明公开了一种数据时钟复用的接收电路、模拟前端处理模块及接收机，包括：输入模块、差分时钟信号输入开关模块、数据信号输入开关模块、多路选择模块、模拟前端处理模块、差分时钟信号输出开关模块、数据信号输出开关模块、第一输出模块和第二输出模块；输入模块通过差分时钟信号输入开关模块与模拟前端处理模块连接；模拟前端处理模块通过差分时钟信号输出开关模块与第一输出模块连接；输入模块通过数据信号输入开关模块与多路选择模块连接；多路选择模块与模拟前端处理模块连接；模拟前端处理模块通过数据信号输出开关模块与第二输出模块连接，实现接收差分时钟信号或接收数据信号，提高接收电路的时钟通路和数据通路的通用性以及兼容性。
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公开(公告)号：CN119051633A
公开(公告)日：2024-11-29
申请号：CN202411220481.7
申请日：2024-09-02
Applicant: 无锡芯光互连技术研究院有限公司
IPC: H03K5/125 , H03K5/156 , H03K5/1254
Abstract: 本发明公开了一种时序窗口裕量检测方法和时序窗口校准方法。其中，时序窗口裕量检测方法，通过数据采样通路确定数据信号经过时钟信号采样后的基准数据信号；通过超前电路和滞后电路分别对数据信号和时钟信号进行不同延迟单位的延迟处理，得到对应的延迟数据信号和延迟时钟信号；通过左窗口检测电路输出时序超前的第一数据采样信号与基准数据信号对应的左窗口裕量检测结果；通过右窗口检测电路输出时序滞后的第二数据采样信号与基准数据信号对应的右窗口裕量检测结果。本方案可以准确地检测出时序窗口的延迟或滞后，输出数据信号与时钟信号之间相对位置的窗口裕量检测结果，从而为后续的时序窗口校准流程提供重要参考。
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公开(公告)号：CN119046594A
公开(公告)日：2024-11-29
申请号：CN202411444251.9
申请日：2024-10-16
Applicant: 无锡芯光互连技术研究院有限公司
Abstract: 本发明涉及硬件加速器技术领域，具体公开了一种用于数论变换的硬件加速实现方法、装置及安全芯片，包括：获取待计算多项式数据；根据预设多项式拆分方式对待计算多项式数据进行拆分获得待计算多项式拆分数据，预设多项式拆分方式包括项数拆分或位宽拆分；调用数论变换硬件计算单元，并将待计算多项式拆分数据输入至数论变换硬件计算单元；将多个正变换计算序列输入至拆分算法硬件模块进行移位计算获得多项式正变换计算结果，或者将多个逆变换计算序列输入至拆分算法硬件模块进行移位计算获得多项式逆变换计算结果。本发明提供的用于数论变换的硬件加速实现方法能够在不增加硬件开销的情况下提升硬件化数论变换大项数和大位宽的计算能力。
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公开(公告)号：CN119046224A
公开(公告)日：2024-11-29
申请号：CN202411079736.2
申请日：2024-08-07
Applicant: 无锡芯光互连技术研究院有限公司
IPC: G06F15/173
Abstract: 本发明公开了一种基于片上网络的多芯片互连的路由系统，包括：至少两个芯片，各芯片为基于片上网络拓扑结构的芯片，芯片作为发送芯片时，发送芯片中的至少一个数据发送节点，用于生成目标传输数据，并将目标传输数据发送至对应的第一目标路由；每个第一目标路由，用于在确定目标传输数据满足跨芯片传输条件时，基于与第一跨芯片传输模块之间的传输路径，将目标传输数据发送至第一跨芯片传输模块；第一跨芯片传输模块，用于确定每个目标传输数据对应的接收芯片，并将各目标传输数据发送至对应的接收芯片，解决了无法进行跨芯片传输的问题，通过跨芯片传输模块将目标传输数据从本芯片发送至接收芯片，完成数据的跨芯片传输，使数据传输更加灵活。
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