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公开(公告)号：CN109256334B
公开(公告)日：2023-07-21
申请号：CN201810771205.8
申请日：2018-07-13
Applicant: 意法半导体(图尔)公司
IPC: H01L21/3065 , H01L21/56 , H01L21/329 , H01L23/31 , H01L29/861
Abstract: 本公开的实施例涉及一种用于制造侧向绝缘的集成电路芯片的方法。侧向绝缘的集成电路芯片从半导体晶圆制得。外围沟槽被形成在晶圆中，所述外围沟槽侧向地界定待形成的所述集成电路芯片。所述外围沟槽的深度大于或等于所述集成电路芯片的期望最终厚度。外围沟槽通过重复下列相继步骤的过程而形成：a)使用六氟化硫等离子体进行离子蚀刻；以及b)使用八氟环丁烷等离子体进行钝化。在完成形成所述外围沟槽的步骤时，所述外围沟槽的侧向壁被聚氟乙烯的绝缘层所覆盖。在所述晶圆的较低表面上执行减薄步骤，直到到达所述外围沟槽的底部。所述绝缘层不被移除。
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公开(公告)号：CN111799253A
公开(公告)日：2020-10-20
申请号：CN202010260583.7
申请日：2020-04-03
Applicant: 意法半导体(图尔)公司
Abstract: 本公开的实施例涉及针对静电放电保护的器件。该针对静电放电保护的器件在第一导电类型形成在半导体衬底中，半导体衬底涂覆有第二导电类型的半导体层。第二导电类型的掩埋区域被定位在半导体衬底与半导体层之间的界面处。第一导电类型的第一阱和第二阱形成在半导体层中，并且第二导电类型的区域形成在第二阱中。第二导电类型的停止沟道区域在半导体层中提供，以将第一阱与第二阱横向地分离，其中在该停止沟道区域与第一阱和第二阱中的任一个阱之间不存在接触。
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Patent Agency Ranking
公开(公告)号：CN111799254A
公开(公告)日：2020-10-20
申请号：CN202010261301.5
申请日：2020-04-03
Applicant: 意法半导体(图尔)公司
Abstract: 本公开的实施例涉及针对静电放电保护的器件。第一导电类型的半导体衬底被涂覆有第二导电类型的半导体层。第二导电类型的掩埋区域形成在半导体衬底与半导体层之间的界面。第一导电类型的第一阱和第二阱提供在半导体层中。第二导电类型的第二区域在第一阱中形成。第二导电类型的第三区域在第二阱中形成。第一阱、半导体层、第二阱和第三区域形成第一横向晶闸管。第二阱、半导体层、第一阱和第二区域形成第二横向晶闸管。掩埋区域和半导体衬底形成齐纳二极管，该齐纳二极管设置横向晶闸管的触发电压。
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公开(公告)号：CN109256334A
公开(公告)日：2019-01-22
申请号：CN201810771205.8
申请日：2018-07-13
Applicant: 意法半导体(图尔)公司
IPC: H01L21/3065 , H01L21/56 , H01L21/329 , H01L23/31 , H01L29/861
Abstract: 本公开的实施例涉及一种用于制造侧向绝缘的集成电路芯片的方法。侧向绝缘的集成电路芯片从半导体晶圆制得。外围沟槽被形成在晶圆中，所述外围沟槽侧向地界定待形成的所述集成电路芯片。所述外围沟槽的深度大于或等于所述集成电路芯片的期望最终厚度。外围沟槽通过重复下列相继步骤的过程而形成：a)使用六氟化硫等离子体进行离子蚀刻；以及b)使用八氟环丁烷等离子体进行钝化。在完成形成所述外围沟槽的步骤时，所述外围沟槽的侧向壁被聚氟乙烯的绝缘层所覆盖。在所述晶圆的较低表面上执行减薄步骤，直到到达所述外围沟槽的底部。所述绝缘层不被移除。
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公开(公告)号：CN213635987U
公开(公告)日：2021-07-06
申请号：CN202020478482.2
申请日：2020-04-03
Applicant: 意法半导体(图尔)公司
Abstract: 本公开的实施例涉及针对静电放电保护的器件。该针对静电放电保护的器件在第一导电类型形成在半导体衬底中，半导体衬底涂覆有第二导电类型的半导体层。第二导电类型的掩埋区域被定位在半导体衬底与半导体层之间的界面处。第一导电类型的第一阱和第二阱形成在半导体层中，并且第二导电类型的区域形成在第二阱中。第二导电类型的停止沟道区域在半导体层中提供，以将第一阱与第二阱横向地分离，其中在该停止沟道区域与第一阱和第二阱中的任一个阱之间不存在接触。
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公开(公告)号：CN212342624U
公开(公告)日：2021-01-12
申请号：CN202020478895.0
申请日：2020-04-03
Applicant: 意法半导体(图尔)公司
Abstract: 本公开的实施例涉及针对静电放电的保护器件。第一导电类型的半导体衬底被涂覆有第二导电类型的半导体层。第二导电类型的掩埋区域形成在半导体衬底与半导体层之间的界面。第一导电类型的第一阱和第二阱提供在半导体层中。第二导电类型的第二区域在第一阱中形成。第二导电类型的第三区域在第二阱中形成。第一阱、半导体层、第二阱和第三区域形成第一横向晶闸管。第二阱、半导体层、第一阱和第二区域形成第二横向晶闸管。掩埋区域和半导体衬底形成齐纳二极管，该齐纳二极管设置横向晶闸管的触发电压。本公开的实施例能够使针对静电放电保护的器件结构更加紧凑。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN208706624U
公开(公告)日：2019-04-05
申请号：CN201821113815.0
申请日：2018-07-13
Applicant: 意法半导体(图尔)公司
IPC: H01L23/31 , H01L29/861 , H01L21/3065 , H01L21/56 , H01L21/329
Abstract: 本公开的实施例涉及电子集成电路芯片。该电子集成电路芯片，包括：半导体衬底；形成在所述半导体衬底中的一个或多个电子部件；以及聚氟乙烯的绝缘层，所述聚氟乙烯的绝缘层的厚度介于100nm和3μm之间，所述聚氟乙烯的绝缘层覆盖所述半导体衬底的限定所述集成电路芯片的外周界的侧向面。(ESM)同样的发明创造已同日申请发明专利
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