公开(公告)号：CN112908872A

公开(公告)日：2021-06-04

申请号：CN202011412573.7

申请日：2020-12-03

Applicant: 意法半导体(图尔)公司

Inventor： M·德克鲁兹 ,  O·奥里

IPC: H01L21/60 ,  H01L21/78 ,  H01L21/56

Abstract: 本公开的各实施例涉及用于制造电子芯片的方法。一种用于制造电子芯片的方法包括：在半导体基底的第一面侧上形成金属化部，这些金属化部将相邻集成电路的接触部彼此耦接，在该半导体基底中和在该半导体基底上已经预先形成了多个集成电路。该方法还包括：在基底的第一面侧上形成第一沟槽，这些第一沟槽延伸穿过基底的第一面并且在横向上将相邻的集成电路分隔开。第一沟槽延伸穿过金属化部，以在相邻电路中的每个电路处形成金属化部的至少部分。

公开(公告)号：CN106486441B

公开(公告)日：2020-12-04

申请号：CN201610108758.6

申请日：2016-02-26

Applicant: 意法半导体(图尔)公司

Inventor： O·奥里

IPC: H01L23/482 ,  H01L23/488 ,  H01L21/50

Abstract: 本申请涉及表面贴装电子组件。由具有前表面和侧面的硅基底形成表面贴装芯片。该芯片包括将被焊接到外部器件的金属化层。所述金属化层具有覆盖所述基底的前表面的至少一部分的第一部分以及覆盖所述基底的侧面的至少一部分的第二部分。在所述基底中包括多孔硅区域用以将所述金属化层的第二部分与基底的其余部分相分离。

公开(公告)号：CN106486441A

公开(公告)日：2017-03-08

申请号：CN201610108758.6

申请日：2016-02-26

Applicant: 意法半导体(图尔)公司

Inventor： O·奥里

IPC: H01L23/482 ,  H01L23/488 ,  H01L21/50

Abstract: 本申请涉及表面贴装电子组件。由具有前表面和侧面的硅基底形成表面贴装芯片。该芯片包括将被焊接到外部器件的金属化层。所述金属化层具有覆盖所述基底的前表面的至少一部分的第一部分以及覆盖所述基底的侧面的至少一部分的第二部分。在所述基底中包括多孔硅区域用以将所述金属化层的第二部分与基底的其余部分相分离。

公开(公告)号：CN115377041A

公开(公告)日：2022-11-22

申请号：CN202210541214.4

申请日：2022-05-17

Applicant: 意法半导体(图尔)公司

Inventor： O·奥里 ,  M·德克鲁兹

IPC: H01L23/488 ,  H01L23/31

Abstract: 本公开的实施例涉及电子芯片的制造。本公开涉及一种电子芯片，所述电子芯片包括携带有至少一个金属接触件的半导体衬底，所述金属接触件在所述衬底的厚度内沿着所述芯片的至少一个侧表面延伸。

公开(公告)号：CN115700905A

公开(公告)日：2023-02-07

申请号：CN202210836125.2

申请日：2022-07-15

Applicant: 意法半导体(图尔)公司

Inventor： O·奥里 ,  P·拉比耶

IPC: H01L21/78 ,  H01L21/683 ,  G01R31/26 ,  G01R31/28

Abstract: 本发明涉及一种电子管芯制造方法，包括：a)在半导体衬底的第一表面侧上沉积电绝缘树脂层，电绝缘树脂层的内部和顶部已经预先形成了多个集成电路，半导体衬底在与第一表面相对的第二表面上支撑接触焊盘；以及b)在半导体衬底的第二表面侧上形成第一沟槽，该第一沟槽将集成电路彼此电隔离，第一沟槽在半导体衬底中垂直延伸并伸出到树脂层中或在树脂层的顶部。

公开(公告)号：CN112349776A

公开(公告)日：2021-02-09

申请号：CN202010794409.0

申请日：2020-08-10

Applicant: 意法半导体(图尔)公司

Inventor： O·奥里

IPC: H01L29/735 ,  H01L29/10 ,  H01L27/02

Abstract: 本公开的实施例提供了一种保护装置。本公开提供了一种包括衬底的电子装置。衬底包括阱和横向地围绕该阱的外围绝缘壁。在阱中形成至少一个横向双极型晶体管，并且至少一个晶体管具有在平行的集电极区域和发射极区域下延伸的基极区域。外围绝缘壁在平行于集电极区域和发射极区域的第一方向上被加宽，使得基极区域穿透到外围绝缘壁中。

公开(公告)号：CN111799253A

公开(公告)日：2020-10-20

申请号：CN202010260583.7

申请日：2020-04-03

Applicant: 意法半导体(图尔)公司

Inventor： E·拉孔德 ,  O·奥里

IPC: H01L27/02 ,  H01L29/06

Abstract: 本公开的实施例涉及针对静电放电保护的器件。该针对静电放电保护的器件在第一导电类型形成在半导体衬底中，半导体衬底涂覆有第二导电类型的半导体层。第二导电类型的掩埋区域被定位在半导体衬底与半导体层之间的界面处。第一导电类型的第一阱和第二阱形成在半导体层中，并且第二导电类型的区域形成在第二阱中。第二导电类型的停止沟道区域在半导体层中提供，以将第一阱与第二阱横向地分离，其中在该停止沟道区域与第一阱和第二阱中的任一个阱之间不存在接触。

公开(公告)号：CN112908872B

公开(公告)日：2025-03-21

申请号：CN202011412573.7

申请日：2020-12-03

Applicant: 意法半导体(图尔)公司

Inventor： M·德克鲁兹 ,  O·奥里

IPC: H01L21/60 ,  H01L21/78 ,  H01L21/56

Abstract: 本公开的各实施例涉及用于制造电子芯片的方法。一种用于制造电子芯片的方法包括：在半导体基底的第一面侧上形成金属化部，这些金属化部将相邻集成电路的接触部彼此耦接，在该半导体基底中和在该半导体基底上已经预先形成了多个集成电路。该方法还包括：在基底的第一面侧上形成第一沟槽，这些第一沟槽延伸穿过基底的第一面并且在横向上将相邻的集成电路分隔开。第一沟槽延伸穿过金属化部，以在相邻电路中的每个电路处形成金属化部的至少部分。

公开(公告)号：CN115732410A

公开(公告)日：2023-03-03

申请号：CN202211049135.8

申请日：2022-08-30

Applicant: 意法半导体(图尔)公司

Inventor： O·奥里 ,  M·德克鲁兹

IPC: H01L21/822 ,  H01L23/29 ,  H01L23/31 ,  H01L23/498

Abstract: 本公开涉及一种用于制造电子芯片的方法，该方法按顺序包括：a.在半导体衬底的第一面的一侧上形成金属接触件，在所述半导体衬底中和其上已经预先形成多个集成电路；b.在所述金属接触件和所述半导体衬底的所述第一面上沉积第一保护树脂；c.在所述半导体衬底的第二面侧形成第一宽度的第一沟槽；d.在所述第一沟槽中和所述半导体衬底的所述第二面上沉积第二保护树脂；e.形成第二宽度的第二沟槽，所述第二宽度小于所述第一宽度，与所述第一沟槽相对直到所述金属接触件；以及f.形成与所述第二沟槽相对的第三沟槽，所述第三沟槽延伸穿过所述金属接触件。

公开(公告)号：CN111799254A

公开(公告)日：2020-10-20

申请号：CN202010261301.5

申请日：2020-04-03

Applicant: 意法半导体(图尔)公司

Inventor： E·拉孔德 ,  O·奥里

IPC: H01L27/02 ,  H01L29/06

Abstract: 本公开的实施例涉及针对静电放电保护的器件。第一导电类型的半导体衬底被涂覆有第二导电类型的半导体层。第二导电类型的掩埋区域形成在半导体衬底与半导体层之间的界面。第一导电类型的第一阱和第二阱提供在半导体层中。第二导电类型的第二区域在第一阱中形成。第二导电类型的第三区域在第二阱中形成。第一阱、半导体层、第二阱和第三区域形成第一横向晶闸管。第二阱、半导体层、第一阱和第二区域形成第二横向晶闸管。掩埋区域和半导体衬底形成齐纳二极管，该齐纳二极管设置横向晶闸管的触发电压。