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公开(公告)号：CN101038602A
公开(公告)日：2007-09-19
申请号：CN200710039658.3
申请日：2007-04-19
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于集成电路技术领域，具体为一种成品率驱动的时钟偏差安排方法。该方法的步骤包括：根据统计静态时序分析的结果建立统计时序约束图；对该约束图寻找关键环，并重新分配安全余量；然后将关键环压缩成一个超点，更新相应边的权重的均值，将关键中的点和压缩得到的超点的关系插入关系树中；如此重复，直到图中只剩下一个超点或图中边的条数为0；最后遍历关系树，计算代表触发器的所有叶节点的真实的时钟到达时间，从而获得时序相邻的触发器的时钟偏差。本发明方法充分考虑了信号延迟的不确定性，有利于提高芯片的成品率。
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