公开(公告)号：CN117812915A

公开(公告)日：2024-04-02

申请号：CN202211196521.X

申请日：2022-09-29

Applicant: 华为技术有限公司 ,  复旦大学

Inventor： 焦慧芳 ,  王敬元璋 ,  秦青 ,  朱钱兵

IPC: H10B43/10 ,  H10B43/30 ,  H10B43/35

Abstract: 本申请实施例提供一种存储器及电子设备，涉及存储器技术领域。该存储器包括具有掺杂类型相同的第一掺杂区和第二掺杂区的衬底，衬底上具有存储单元，该存储单元不仅包括电荷存储区，还包括位于电荷存储区两侧的选通管和隧穿场效应晶体管TFET，且TFET还包括设置于衬底上第一掺杂区和第二掺杂区之间、并且与第一掺杂区接触的第三掺杂区；由于第三掺杂区的掺杂类型与衬底相同，并且掺杂浓度大于衬底，因此增加了衬底与TFET的第一掺杂区之间的掺杂浓度梯度，在擦除操作时可以在更低的操作电压下提供更高的带带隧穿几率。

公开(公告)号：CN117012837A

公开(公告)日：2023-11-07

申请号：CN202210441161.9

申请日：2022-04-25

Applicant: 华为技术有限公司 ,  复旦大学

Inventor： 焦慧芳 ,  范鲁明 ,  李檀 ,  王敬元璋 ,  孙清清 ,  晁鑫

IPC: H01L29/788 ,  H10B12/00 ,  H01L21/336

Abstract: 本申请实施例提供了一种半浮栅晶体管及其制备方法，可以应用于半导体领域，该半浮栅晶体管包括：源极区、沟道区、漏极区、控制栅、两个半浮栅和侧壁保护层。其中，沟道区堆叠于源极区的上表面，漏极区堆叠于沟道区的上表面，在源极区、沟道区和漏极区中形成有沟槽，沟槽中形成有控制栅和两个半浮栅，两个半浮栅分别位于控制栅的左下方区域和右下方区域，侧壁保护层位于控制栅的两侧且位于漏极区的上表面。本申请实施例提供的半浮栅晶体管包括左右两个存储单元，能够有效减少单个存储单元的尺寸，在相同的芯片面积下得到更大的容量。

公开(公告)号：CN114141629A

公开(公告)日：2022-03-04

申请号：CN202111437262.0

申请日：2021-11-30

Applicant: 复旦大学

Inventor： 晁鑫 ,  王晨 ,  焦慧芳 ,  李檀 ,  陈琳 ,  孙清清 ,  张卫

IPC: H01L21/336 ,  H01L29/423 ,  H01L29/788

Abstract: 本发明公开一种窗口自对准的分栅型半浮栅晶体管及其制备方法。通过将半浮栅晶体管的基本功能嵌入到硅衬底中，形成器件的垂直结构，极大地降低半浮栅晶体管单元的面积。此外，在形成半浮栅区域时，通过对多晶硅刻蚀深度的控制，形成窗口的自对准，有助于调控窗口处编程效率和反偏漏电流的大小。

公开(公告)号：CN114141629B

公开(公告)日：2025-02-28

申请号：CN202111437262.0

申请日：2021-11-30

Applicant: 复旦大学

Inventor： 晁鑫 ,  王晨 ,  焦慧芳 ,  李檀 ,  陈琳 ,  孙清清 ,  张卫

IPC: H10D30/01 ,  H10D30/68 ,  H10D64/27

Abstract: 本发明公开一种窗口自对准的分栅型半浮栅晶体管及其制备方法。通过将半浮栅晶体管的基本功能嵌入到硅衬底中，形成器件的垂直结构，极大地降低半浮栅晶体管单元的面积。此外，在形成半浮栅区域时，通过对多晶硅刻蚀深度的控制，形成窗口的自对准，有助于调控窗口处编程效率和反偏漏电流的大小。

公开(公告)号：CN116761432A

公开(公告)日：2023-09-15

申请号：CN202210204785.9

申请日：2022-03-03

Applicant: 华为技术有限公司 ,  复旦大学

Inventor： 焦慧芳 ,  王敬元璋 ,  范鲁明 ,  孙清清 ,  李向辉

IPC: H10B43/35 ,  H10B41/35 ,  G11C5/06 ,  G11C16/14 ,  H05K1/18

Abstract: 本申请实施例提供一种具有TFET的存储器，以及具有该TFET的存储器的电子设备。涉及存储器技术领域。不仅可以实现低功耗操作，还可以提升存储器的使用可靠性。该存储器包括具有掺杂类型相同的第一掺杂区和第二掺杂区的衬底，衬底上具有存储单元，该存储单元不仅包括存储部分，还包括位于存储部分两侧的选通管和隧穿场效应晶体管TFET，且存储部分的控制栅和隧穿场效应晶体管TFET的控制栅是绝缘的，以及，存储部分的控制栅和选通管的控制栅是绝缘的。这样，可以降低存储单元的栅介质层被击穿的几率，从而，提升存储器的使用可靠性，以及耐用性。

公开(公告)号：CN116524974A

公开(公告)日：2023-08-01

申请号：CN202210065884.3

申请日：2022-01-20

Applicant: 华为技术有限公司 ,  复旦大学

Inventor： 焦慧芳 ,  孙清清 ,  李檀 ,  应成伟 ,  晁鑫 ,  王敬元璋 ,  范鲁明 ,  闫鹏

IPC: G11C11/4074 ,  G11C11/4091 ,  G11C11/4094 ,  G11C11/4096

Abstract: 本申请提供一种存储器、时序控制方法及电子设备，涉及存储技术领域，用于替代传统DRAM，同时兼容DRAM的控制指令，提升操作性能。该存储器中多行多列的SFGT存储单元按照行列分布与相应的信号线、感应放大器和回写电路相耦合。该时序控制方法包括：在行激活阶段，控制目标行的SFGT存储单元对应的第一字线为高电平，控制目标行的SFGT存储单元对应多个回写控制线为高电平，控制目标行的SFGT存储单元对应多个电压线为高电平且持续一段时间后转换为低电平，以在行激活阶段执行行激活和擦除两个操作；在读写阶段，控制所述第一字线为低电平，控制所述多个回写控制线为低电平，以实现数据的读写。