公开(公告)号：CN116995031A

公开(公告)日：2023-11-03

申请号：CN202310911177.6

申请日：2023-07-24

Applicant: 复旦大学 ,  华为技术有限公司

Inventor： 李琦 ,  汪大伟 ,  孙新 ,  徐磊 ,  徐敏 ,  朱健 ,  谢琦

IPC: H01L21/8234 ,  H01L27/088

Abstract: 本发明提供了一种环栅器件中Fin阵列的制备方法，包括：提供一衬底，在衬底上形成一堆叠层；采用第一刻蚀混合气体对堆叠层进行刻蚀，以在衬底上形成若干鳍结构，并同时形成第一聚合物保护膜；若干鳍结构沿第一方向排列；第一聚合物保护膜形成于若干鳍结构沿第一方向的侧壁上；采用第二刻蚀混合气体刻蚀若干鳍结构之间的衬底，同时形成第二聚合物薄膜以及STI空腔；STI空腔的形状为“倒梯形”；第二聚合物薄膜用于辅助形成“倒梯形”的STI空腔；第一聚合物保护膜用于保护对叠层不被刻蚀。本发明提供的技术方案解决了在提高Fin结构的抗弯曲能力的同时，避免了第二次刻蚀过程中出现的对堆叠层的横向选择性刻蚀的问题。

公开(公告)号：CN115064442A

公开(公告)日：2022-09-16

申请号：CN202210582245.4

申请日：2022-05-26

Applicant: 复旦大学 ,  上海集成电路制造创新中心有限公司

Inventor： 杨静雯 ,  陈鲲 ,  刘桃 ,  汪大伟 ,  孙新 ,  黄自强 ,  潘哲成 ,  徐敏 ,  张卫 ,  吴春蕾 ,  王晨 ,  徐赛生

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 本发明提供了一种FinFET底部介质隔离的制备方法，用于对鳍式场效应晶体管的衬底与鳍片之间进行隔离，以此抑制和消除sub‑Fin体泄漏电流以及寄生电容。该方法包括：S1：提供一衬底，并在衬底上形成鳍片；S2：在所述鳍片上淀积第一掩模层，所述第一掩模层包裹所述鳍片的顶面和侧面；S3：以所述第一掩模层为掩模，对所述衬底进行刻蚀，以在所述鳍片下方的衬底中形成一目标区域；S4：对所述目标区域进行热氧化处理，使得所述目标区域以及目标区域下方的部分衬底形成氧化隔离层。

公开(公告)号：CN115064434A

公开(公告)日：2022-09-16

申请号：CN202210514436.7

申请日：2022-05-12

Applicant: 复旦大学 ,  上海集成电路制造创新中心有限公司

Inventor： 孙新 ,  刘桃 ,  陈鲲 ,  汪大伟

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/423 ,  H01L29/78

Abstract: 本发明提供了一种改善内侧墙刻蚀形貌的方法，该方法包括：提供一待刻蚀对象；所述待刻蚀对象包括衬底和沟道区；所述沟道区位于所述衬底上；所述沟道区包括：间隔堆叠的沟道层和牺牲层；对第一区域进行掺杂以形成掺杂区域；所述第一区域位于所述沟道区；对所述掺杂区域的所述牺牲层进行刻蚀形成内墙空腔；在所述内墙空腔中填充电介质材料以形成内侧墙。以解决传统工艺成的内侧墙的形貌与原设计的内侧墙的形貌不一致的问题。

公开(公告)号：CN114639720A

公开(公告)日：2022-06-17

申请号：CN202210224521.X

申请日：2022-03-07

Applicant: 复旦大学 ,  上海集成电路制造创新中心有限公司

Inventor： 汪大伟 ,  刘桃 ,  孙新 ,  徐敏 ,  张卫 ,  陈鲲 ,  杨静雯 ,  吴春蕾 ,  王晨 ,  徐赛生 ,  尹睿

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供了一种垂直堆叠环栅器件局部形成体电介质隔离的方法，该方法包括：提供一衬底，在衬底上形成鳍结构，环绕堆叠件，环绕堆叠件沿横跨鳍结构；对环绕堆叠件沿第二方向的两侧的鳍结构进行刻蚀，以形成源/漏空腔；并刻蚀掉源/漏空腔底部的衬底的表层，形成衬底凹层；对所述鳍结构沿第二方向的端部的牺牲层进行刻蚀，形成刻蚀空隙；在衬底凹层上形成第一电隔离层，以隔离源/漏空腔和鳍结构下方的衬底的表层；并在刻蚀空隙内形成内间隔层；使得鳍结构底端的衬底的表层和源/漏层隔离，从而避免后续工艺形成的源/漏区与寄生沟道相接触，从而减小源/漏区之间的漏电流，实现减小器件能耗，避免器件性能下降的效果。

公开(公告)号：CN113284806B

公开(公告)日：2022-04-05

申请号：CN202110538164.X

申请日：2021-05-18

Applicant: 复旦大学 ,  上海集成电路制造创新中心有限公司

Inventor： 刘桃 ,  徐敏 ,  张卫 ,  汪大伟 ,  王晨 ,  陈鲲 ,  杨静雯 ,  孙新 ,  潘哲成 ,  吴春蕾 ,  徐赛生 ,  尹睿

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/08

Abstract: 本发明提供了一种环栅器件及其源漏制备方法、器件制备方法、电子设备，其中，环栅器件的源漏制备方法，包括：在基底上形成鳍片，以及横跨所述鳍片的伪栅极单元，所述鳍片包括交替层叠的预备沟道层与预备牺牲层；所述伪栅极单元的数量为多个，多个所述伪栅极单元沿所述预备沟道层的沟道方向依次分布；刻蚀掉相邻两个伪栅极单元之间的预备牺牲层部分；对相邻两个伪栅极单元之间的预备沟道层部分进行刻蚀减薄，并保留部分沟道层材料作为种子层；基于所述种子层，外延源漏的锗硅体层，并在所述锗硅体层形成源极与漏极。

公开(公告)号：CN114242594B

公开(公告)日：2024-08-16

申请号：CN202111524853.1

申请日：2021-12-14

Applicant: 复旦大学 ,  上海集成电路制造创新中心有限公司

Inventor： 刘桃 ,  张卫 ,  徐敏 ,  汪大伟 ,  孙新 ,  潘哲成 ,  吴春蕾

IPC: H01L21/336 ,  H01L29/78

Abstract: 本发明提供了一种环栅器件上后栅单扩散隔断工艺方法，其用于形成单扩散隔断空腔的虚设伪栅极的刻蚀是在GAA器件的有源金属栅极制备完成后才进行，由于源/漏区会向两侧的鳍结构施加应力；而在沟道释放后，有源伪栅极对应的鳍结构中只剩下了沟道层，因而源/漏区的应力会集中到沟道层上，使得沟道层的应力得到增强。并且由于此时虚设伪栅极及其对应的鳍结构还未进行处理，其也会向GAA器件的沟道层传递应力，使得GAA器件的沟道层的应力达到最大；同时，由于在进行虚设伪栅极的刻蚀前，GAA器件的沟道层已经被有源金属栅极包裹，其对沟道层的应力产生禁锢作用，使得在后续虚设伪栅极刻蚀后，GAA器件的沟道层的应力因弛豫带来的影响降到最低。

公开(公告)号：CN117766397A

公开(公告)日：2024-03-26

申请号：CN202311791459.3

申请日：2023-12-25

Applicant: 复旦大学

Inventor： 李佳阳 ,  孙新 ,  刘桃 ,  黄自强 ,  钱乐雯 ,  汪大伟 ,  郭新龙 ,  徐敏 ,  张卫

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/308

Abstract: 本发明提供了F‑FET器件的沟道刻蚀方法，包括：在衬底上形成的若干堆叠结构，且通过隔离结构隔离；隔离结构包括隔离槽以及填充于隔离槽内的隔离保护层；每个堆叠结构均包括沿远离衬底的方向上堆叠的第一半导体层与第二半导体层；以隔离保护层为掩膜，刻蚀第一堆叠结构中的第二半导体，以形成第一刻蚀空腔，并仅保留第一半导体层；形成第一图形化的掩膜层；以第一图形化掩膜层为掩膜，刻蚀暴露出来的第二堆叠结构直至衬底的表层，以在第二堆叠结构中形成开槽；以剩余的第一图形化的掩膜层为掩膜，选择性刻蚀开槽两侧的第一半导体层，以形成第二刻蚀空腔，仅保留剩余的第二半导体层，在第一隔离结构沿第一方向的两侧分别形成第一半导体沟道结构。

公开(公告)号：CN114783877A

公开(公告)日：2022-07-22

申请号：CN202210198169.7

申请日：2022-03-01

Applicant: 复旦大学 ,  上海集成电路制造创新中心有限公司

Inventor： 刘桃 ,  徐敏 ,  张卫 ,  汪大伟 ,  孙新 ,  陈鲲 ,  杨静雯 ,  吴春蕾 ,  王晨 ,  徐赛生 ,  尹睿

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/08 ,  H01L29/78

Abstract: 本发明提供了一种环栅器件上源漏可控限制外延的方法，包括：在衬底上形成沿第一方向排列的若干鳍结构，在所述若干鳍结构上形成沿第二方向排列的若干假栅结构，且每个假栅结构横跨所述若干鳍结构中的每个鳍结构；刻蚀所述鳍结构形成若干源/漏空腔；在相邻鳍结构之间形成沿所述第一方向排列的第一隔离层，以隔离相邻鳍结构之间的源/漏空腔；在所述源/漏空腔中外延源/漏层；去除所述第一隔离层。使得所述源/漏层的厚度可以限制在应力释放的临界厚度内，以实现减少因失配错位导致的应力弛豫现象；当然地，通过对所述源/漏层厚度的限制，可以限制源/漏层于栅极之间的的接触面的面积，从而限制寄生电容。

公开(公告)号：CN116666220A

公开(公告)日：2023-08-29

申请号：CN202310543733.9

申请日：2023-05-15

Applicant: 复旦大学 ,  上海集成电路制造创新中心有限公司

Inventor： 钱乐雯 ,  孙新 ,  刘桃 ,  汪大伟 ,  杨静雯 ,  陈鲲 ,  徐敏 ,  吴春蕾 ,  王晨 ,  徐赛生 ,  张卫

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/306 ,  H01L21/3065

Abstract: 本发明提供了一种内侧墙沟槽的制备方法，包括：提供一待刻蚀对象；待刻蚀对象包括：衬底以及形成于衬底上的沿远离衬底方向上间隔堆叠的若干沟道层与若干牺牲层；对待刻蚀对象沿第一方向进行刻蚀，直至衬底的表层，以形成源漏空腔；同时对待刻蚀对象中的牺牲层沿第二方向进行刻蚀，以形成内侧墙空腔；其中，第一方向表征了若干沟道层与若干牺牲层堆叠的方向；第二方向垂直于第一方向；其中，对牺牲层沿第二方向进行刻蚀时，刻蚀速率为：0.05nm/s‑0.3nm/s。本发明提供的技术方案，解决了沟道层过久暴露在刻蚀环境中造成刻蚀损伤的问题，进而实现了器件电学性能的提升，同时避免了后续的源漏SiGe外延工艺可能产生的不利影响。

公开(公告)号：CN114999920A

公开(公告)日：2022-09-02

申请号：CN202210682332.7

申请日：2022-06-16

Applicant: 复旦大学 ,  上海集成电路制造创新中心有限公司

Inventor： 陈鲲 ,  杨静雯 ,  孙新 ,  徐敏 ,  王晨 ,  张卫 ,  徐赛生 ,  吴春蕾

IPC: H01L21/336 ,  H01L29/78

Abstract: 本发明提供了一种内侧墙制作方法，该方法包括：提供一衬底；衬底上形成有交替堆叠的牺牲层和沟道层；刻蚀牺牲层、沟道层和衬底以形成沿第一方向排列的若干鳍结构；形成沿第二方向排列的若干假栅结构；刻蚀每个鳍结构形成若干源/漏空腔；刻蚀每个鳍结构中牺牲层的沿第二方向上的两端，形成内墙空腔；以牺牲层为基础选择性生长电介质材料，以形成内墙；电介质材料填充于内墙空腔中；在源/漏空腔中外延源/漏层。本发明提供的技术方案通过在牺牲层的表面选择性生长电介质材料，解决了刻蚀附带损伤无法避免的问题，从而减少了附带损伤。