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公开(公告)号：CN104572517B
公开(公告)日：2017-09-01
申请号：CN201410569257.9
申请日：2014-10-22
Applicant: 国际商业机器公司
Inventor： B·L·古德曼 , L·A·拉斯特拉斯-莫塔诺 , E·E·雷特尔 , K·L·赖特
CPC classification number: G06F11/1076 , G06F11/10 , G06F11/1012 , G06F11/1048 , G06F11/1052 , G11C8/06 , G11C29/42 , G11C29/44 , G11C2029/0411
Abstract: 本发明涉及一种提供被请求数据的方法、控制器以及计算机系统。一种存储控制器具备多个用于不同错误复杂性级别的错误纠正电路，但首先经由提供最低存储延迟的旁路路径将被请求数据发送到请求单元。所述请求单元执行错误检测，如果发现错误，则向所述存储控制器发送重试选择信号。所述重试选择信号提供应使用哪个错误纠正单元提供所述错误的完整纠正的指示，但增加了必需的最低延迟。在重试传输时，所述控制器使用由所述重试选择信号指示的特定错误纠正单元。所述存储控制器还可以具有永久错误检测电路，当多个重试选择信号重复指示错误时，所述永久错误检测电路将地址标识为有缺陷，并且控制逻辑可使用适当的错误纠正单元自动传输所述被请求数据。
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公开(公告)号：CN104572517A
公开(公告)日：2015-04-29
申请号：CN201410569257.9
申请日：2014-10-22
Applicant: 国际商业机器公司
Inventor： B·L·古德曼 , L·A·拉斯特拉斯-莫塔诺 , E·E·雷特尔 , K·L·赖特
CPC classification number: G06F11/1076 , G06F11/10 , G06F11/1012 , G06F11/1048 , G06F11/1052 , G11C8/06 , G11C29/42 , G11C29/44 , G11C2029/0411
Abstract: 本发明涉及一种提供被请求数据的方法、控制器以及计算机系统。一种存储控制器具备多个用于不同错误复杂性级别的错误纠正电路，但首先经由提供最低存储延迟的旁路路径将被请求数据发送到请求单元。所述请求单元执行错误检测，如果发现错误，则向所述存储控制器发送重试选择信号。所述重试选择信号提供应使用哪个错误纠正单元提供所述错误的完整纠正的指示，但增加了必需的最低延迟。在重试传输时，所述控制器使用由所述重试选择信号指示的特定错误纠正单元。所述存储控制器还可以具有永久错误检测电路，当多个重试选择信号重复指示错误时，所述永久错误检测电路将地址标识为有缺陷，并且控制逻辑可使用适当的错误纠正单元自动传输所述被请求数据。
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公开(公告)号：CN103988171B
公开(公告)日：2016-10-12
申请号：CN201280061198.3
申请日：2012-11-21
Applicant: 国际商业机器公司
IPC: G06F7/76
CPC classification number: G06F7/483 , G06F2207/382
Abstract: 提供用于在数据处理系统中执行浮点算术运算的机制。接收浮点算术运算的多个浮点操作数，并且对多个浮点操作数中的至少一个浮点操作数的尾数中的位进行移位。尾数中被移位到至少一个浮点操作数的尾数的位范围以外的一个或者多个位被存储，并且基于所存储的、该尾数中被移位到至少一个浮点操作数的尾数的位范围以外的一个或者多个位生成矢量值。基于矢量值和多个浮点操作数生成用于浮点算术运算的结果值。
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Patent Agency Ranking
公开(公告)号：CN100525410C
公开(公告)日：2009-08-05
申请号：CN200410033709.8
申请日：2004-04-08
Applicant: 国际商业机器公司
CPC classification number: H04N21/426 , G06F1/12 , H04L7/0045 , H04L7/02
Abstract: 本发明提供了在诸如机顶盒之类的设备内的基于硬件的同步，以便数据值组可以在工作于第一频率的DCR寄存器组和工作于第二频率的时钟寄存器组之间被传送。具体地说，为将初始数据值组从DCR寄存器组传送到时钟寄存器组，将展宽控制信号，然后将其与具有第二频率的时钟信号同步。为将当前数据值组从时钟寄存器组传送到DCR寄存器组，将控制信号与具有第一频率的时钟信号同步。通过将当前数据值组传送到第一组寄存器，硬件部件(例如，CPU)可以不受限制地访问当前数据值组。
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公开(公告)号：CN101162446A
公开(公告)日：2008-04-16
申请号：CN200710146623.X
申请日：2007-08-23
Applicant: 国际商业机器公司
IPC: G06F13/16
CPC classification number: G06F13/1642
Abstract: 一种存储控制器，包括具有地址队列位置的地址队列，所述地址队列位置可以扩展以存储指向存储器中相继位置的地址命令。用该方式，多个地址命令可以合并到一个共同的扩展地址队列位置。在一个实施例中，每个地址队列位置包括一个主信息部分和一个补充信息部分。所述补充信息部分小于所述主信息部分。所述主信息部分存储第一地址命令的目标地址信息。当地址队列接收的地址命令的目标地址与第一命令的目标地址相继时，所述补充信息部分存储第二命令的目标地址的子集。
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公开(公告)号：CN103988171A
公开(公告)日：2014-08-13
申请号：CN201280061198.3
申请日：2012-11-21
Applicant: 国际商业机器公司
IPC: G06F7/76
CPC classification number: G06F7/483 , G06F2207/382
Abstract: 提供用于在数据处理系统中执行浮点算术运算的机制。接收浮点算术运算的多个浮点操作数，并且对多个浮点操作数中的至少一个浮点操作数的尾数中的位进行移位。尾数中被移位到至少一个浮点操作数的尾数的位范围以外的一个或者多个位被存储，并且基于所存储的、该尾数中被移位到至少一个浮点操作数的尾数的位范围以外的一个或者多个位生成矢量值。基于矢量值和多个浮点操作数生成用于浮点算术运算的结果值。
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公开(公告)号：CN100583067C
公开(公告)日：2010-01-20
申请号：CN200710146623.X
申请日：2007-08-23
Applicant: 国际商业机器公司
IPC: G06F13/16
CPC classification number: G06F13/1642
Abstract: 一种存储控制器，包括具有地址队列位置的地址队列，所述地址队列位置可以扩展以存储指向存储器中相继位置的地址命令。用该方式，多个地址命令可以合并到一个共同的扩展地址队列位置。在一个实施例中，每个地址队列位置包括一个主信息部分和一个补充信息部分。所述补充信息部分小于所述主信息部分。所述主信息部分存储第一地址命令的目标地址信息。当地址队列接收的地址命令的目标地址与第一命令的目标地址相继时，所述补充信息部分存储第二命令的目标地址的子集。
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公开(公告)号：CN1536882A
公开(公告)日：2004-10-13
申请号：CN200410033709.8
申请日：2004-04-08
Applicant: 国际商业机器公司
CPC classification number: H04N21/426 , G06F1/12 , H04L7/0045 , H04L7/02
Abstract: 本发明提供了在诸如机顶盒之类的设备内的基于硬件的同步，以便数据值组可以在工作于第一频率的DCR寄存器组和工作于第二频率的时钟寄存器组之间被传送。具体地说，为将初始数据值组从DCR寄存器组传送到时钟寄存器组，将展宽控制信号，然后将其与具有第二频率的时钟信号同步。为将当前数据值组从时钟寄存器组传送到DCR寄存器组，将控制信号与具有第一频率的时钟信号同步。通过将当前数据值组传送到第一组寄存器，硬件部件(例如，CPU)可以不受限制地访问当前数据值组。
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