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公开(公告)号：CN104969293A
公开(公告)日：2015-10-07
申请号：CN201480006493.8
申请日：2014-01-30
Applicant: 国际商业机器公司
Inventor： M·M·弗兰切斯基尼 , H·C·亨特 , A·贾格莫汉 , C·A·吉梅尔 , K·金 , L·A·拉斯特拉斯-莫塔诺 , W·E·毛勒
IPC: G11B7/26
CPC classification number: G06F12/16 , G06F12/1483 , G06F21/00 , G06F21/62 , G06F2221/2143
Abstract: 存储设备(100)包括存储器的数据存储部分(105)，用来存储写入到所述存储设备的数据。组版本数据存储器(101)存储组版本值(102)并且与所述存储器的数据存储部分相关，其中所述存储设备被适应于当所述组版本值改变时所有被写入到所述存储器的数据存储部分的数据变得不可读。
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Patent Agency Ranking
公开(公告)号：CN104572517A
公开(公告)日：2015-04-29
申请号：CN201410569257.9
申请日：2014-10-22
Applicant: 国际商业机器公司
Inventor： B·L·古德曼 , L·A·拉斯特拉斯-莫塔诺 , E·E·雷特尔 , K·L·赖特
CPC classification number: G06F11/1076 , G06F11/10 , G06F11/1012 , G06F11/1048 , G06F11/1052 , G11C8/06 , G11C29/42 , G11C29/44 , G11C2029/0411
Abstract: 本发明涉及一种提供被请求数据的方法、控制器以及计算机系统。一种存储控制器具备多个用于不同错误复杂性级别的错误纠正电路，但首先经由提供最低存储延迟的旁路路径将被请求数据发送到请求单元。所述请求单元执行错误检测，如果发现错误，则向所述存储控制器发送重试选择信号。所述重试选择信号提供应使用哪个错误纠正单元提供所述错误的完整纠正的指示，但增加了必需的最低延迟。在重试传输时，所述控制器使用由所述重试选择信号指示的特定错误纠正单元。所述存储控制器还可以具有永久错误检测电路，当多个重试选择信号重复指示错误时，所述永久错误检测电路将地址标识为有缺陷，并且控制逻辑可使用适当的错误纠正单元自动传输所述被请求数据。
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公开(公告)号：CN104969293B
公开(公告)日：2018-03-27
申请号：CN201480006493.8
申请日：2014-01-30
Applicant: 国际商业机器公司
Inventor： M·M·弗兰切斯基尼 , H·C·亨特 , A·贾格莫汉 , C·A·吉梅尔 , K·金 , L·A·拉斯特拉斯-莫塔诺 , W·E·毛勒
IPC: G11B7/26
CPC classification number: G06F12/16 , G06F12/1483 , G06F21/00 , G06F21/62 , G06F2221/2143
Abstract: 存储设备(100)包括存储器的数据存储部分(105)，用来存储写入到所述存储设备的数据。组版本数据存储器(101)存储组版本值(102)并且与所述存储器的数据存储部分相关，其中所述存储设备被适应于当所述组版本值改变时所有被写入到所述存储器的数据存储部分的数据变得不可读。
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公开(公告)号：CN104572517B
公开(公告)日：2017-09-01
申请号：CN201410569257.9
申请日：2014-10-22
Applicant: 国际商业机器公司
Inventor： B·L·古德曼 , L·A·拉斯特拉斯-莫塔诺 , E·E·雷特尔 , K·L·赖特
CPC classification number: G06F11/1076 , G06F11/10 , G06F11/1012 , G06F11/1048 , G06F11/1052 , G11C8/06 , G11C29/42 , G11C29/44 , G11C2029/0411
Abstract: 本发明涉及一种提供被请求数据的方法、控制器以及计算机系统。一种存储控制器具备多个用于不同错误复杂性级别的错误纠正电路，但首先经由提供最低存储延迟的旁路路径将被请求数据发送到请求单元。所述请求单元执行错误检测，如果发现错误，则向所述存储控制器发送重试选择信号。所述重试选择信号提供应使用哪个错误纠正单元提供所述错误的完整纠正的指示，但增加了必需的最低延迟。在重试传输时，所述控制器使用由所述重试选择信号指示的特定错误纠正单元。所述存储控制器还可以具有永久错误检测电路，当多个重试选择信号重复指示错误时，所述永久错误检测电路将地址标识为有缺陷，并且控制逻辑可使用适当的错误纠正单元自动传输所述被请求数据。
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公开(公告)号：CN106055549B
公开(公告)日：2019-09-13
申请号：CN201610220609.9
申请日：2016-04-11
Applicant: 国际商业机器公司
Inventor： E·阿卡尔 , R·R·博尔达维卡尔 , M·M·弗兰切斯基尼 , L·A·拉斯特拉斯-莫塔诺 , R·普里 , 钱海峰 , L·B·索尔斯
IPC: G06F16/958 , G06F16/9536 , G06Q50/00
Abstract: 本发明涉及利用加速器的概念分析操作。提供了在包括主机系统和至少一个加速器设备的系统中用于执行概念分析操作的机制。主机系统从信息源提取具有一个或多个概念的集合，并将具有一个或多个概念的集合提供给加速器设备。主机系统还提供至少一个矩阵表示数据结构，其代表语料库中的概念和概念之间关系的图。加速器设备在加速器设备内部执行所述概念分析操作，以生成标识所述语料库中的概念的输出向量，所述输出向量在所述至少一个矩阵表示数据结构中被标识并与从所述信息源提取的具有一个或多个概念的集合相关。加速器设备将所述输出向量输出到主机系统，主机系统利用所述输出向量响应提交给所述主机系统并与所述信息源关联的请求。
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公开(公告)号：CN106055549A
公开(公告)日：2016-10-26
申请号：CN201610220609.9
申请日：2016-04-11
Applicant: 国际商业机器公司
Inventor： E·阿卡尔 , R·R·博尔达维卡尔 , M·M·弗兰切斯基尼 , L·A·拉斯特拉斯-莫塔诺 , R·普里 , 钱海峰 , L·B·索尔斯
Abstract: 本发明涉及利用加速器的概念分析操作。提供了在包括主机系统和至少一个加速器设备的系统中用于执行概念分析操作的机制。主机系统从信息源提取具有一个或多个概念的集合，并将具有一个或多个概念的集合提供给加速器设备。主机系统还提供至少一个矩阵表示数据结构，其代表语料库中的概念和概念之间关系的图。加速器设备在加速器设备内部执行所述概念分析操作，以生成标识所述语料库中的概念的输出向量，所述输出向量在所述至少一个矩阵表示数据结构中被标识并与从所述信息源提取的具有一个或多个概念的集合相关。加速器设备将所述输出向量输出到主机系统，主机系统利用所述输出向量响应提交给所述主机系统并与所述信息源关联的请求。
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