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公开(公告)号：CN111223830B
公开(公告)日：2024-10-18
申请号：CN201910923175.2
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/485 , H01L23/66 , H01Q1/22
Abstract: 一种封装结构包括半导体管芯、绝缘封装体、第一重布线层、第二重布线层、天线元件及第一绝缘膜。绝缘封装体包封所述至少一个半导体管芯，绝缘封装体具有第一表面及与第一表面相对的第二表面。第一重布线层设置在绝缘封装体的第一表面上。第二重布线层设置在绝缘封装体的第二表面上。天线元件位于第二重布线层之上。第一绝缘膜设置在第二重布线层与天线元件之间，其中第一绝缘膜包括富含树脂区及富含填料区，富含树脂区位于富含填料区与第二重布线层之间且将富含填料区与第二重布线层隔开。
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公开(公告)号：CN109768011B
公开(公告)日：2021-07-23
申请号：CN201810450493.7
申请日：2018-05-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L45/00 , H01L23/538 , H01L27/24
Abstract: 一种方法包括提供具有导电柱的衬底、位于导电柱上方的介电层和位于介电层上方的多个牺牲块，从顶视图中多个牺牲块围绕导电柱；沉积覆盖多个牺牲块的牺牲层，牺牲层具有正位于导电柱之上的凹槽；在牺牲层上方沉积硬掩模层；从凹槽的底部去除硬掩模层的部分，使用硬掩模层作为蚀刻掩模来蚀刻凹槽的底部，从而暴露导电柱的顶面；并且在凹槽内形成导电材料，导电材料与导电柱的顶面物理接触。本发明的实施例还涉及通孔结构及其形成方法。
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公开(公告)号：CN109768011A
公开(公告)日：2019-05-17
申请号：CN201810450493.7
申请日：2018-05-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L45/00 , H01L23/538 , H01L27/24
Abstract: 一种方法包括提供具有导电柱的衬底、位于导电柱上方的介电层和位于介电层上方的多个牺牲块，从顶视图中多个牺牲块围绕导电柱；沉积覆盖多个牺牲块的牺牲层，牺牲层具有正位于导电柱之上的凹槽；在牺牲层上方沉积硬掩模层；从凹槽的底部去除硬掩模层的部分，使用硬掩模层作为蚀刻掩模来蚀刻凹槽的底部，从而暴露导电柱的顶面；并且在凹槽内形成导电材料，导电材料与导电柱的顶面物理接触。本发明的实施例还涉及通孔结构及其形成方法。
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公开(公告)号：CN109585285B
公开(公告)日：2023-09-19
申请号：CN201810438794.8
申请日：2018-05-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3105
Abstract: 半导体装置的形成方法包括形成自基板凸起的结构，形成介电层以覆盖结构，形成虚置层以覆盖介电层，以及进行平坦化工艺以完全移除虚置层。平坦化工艺对虚置层的移除速率小于对介电层的移除速率。
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公开(公告)号：CN104051430B
公开(公告)日：2016-12-28
申请号：CN201310300949.9
申请日：2013-07-17
Applicant: 台湾积体电路制造股份有限公司
Inventor： 黄伟杰
IPC: H01L23/544 , H01L21/02
CPC classification number: H01L23/544 , G03F7/70633 , H01L21/76816 , H01L21/7684 , H01L21/76883 , H01L2223/54426 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种对准方法和装置。一种示例性装置包括形成在衬底上的重合标记；以及形成在所述重合标记附近的多个伪部件。所述伪部件具有低于对准检测工具的最小分辨率的尺寸。将所述重合标记与它最近的伪部件分离的最小距离与重合标记形成的半导体制造技术代相关。本发明还公开了隐形的伪部件及其形成方法。
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Patent Agency Ranking
公开(公告)号：CN109585285A
公开(公告)日：2019-04-05
申请号：CN201810438794.8
申请日：2018-05-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3105
Abstract: 半导体装置的形成方法包括形成自基板凸起的结构，形成介电层以覆盖结构，形成虚置层以覆盖介电层，以及进行平坦化工艺以完全移除虚置层。平坦化工艺对虚置层的移除速率小于对介电层的移除速率。
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公开(公告)号：CN107293640B
公开(公告)日：2023-06-23
申请号：CN201611222541.4
申请日：2016-12-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例公开了一种制造半导体器件的方法。该方法包括在第一材料层中形成具有锥形轮廓的开口。开口的上部宽度大于开口的底部宽度。该方法还包括在开口中形成第二材料层并且形成硬掩模以覆盖部分第二材料层。硬掩模与开口对准并且具有小于开口的上部宽度的宽度。该方法还包括通过使用硬掩模作为蚀刻掩模来蚀刻第二材料层以形成具有锥形轮廓的部件的上部。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN114823464A
公开(公告)日：2022-07-29
申请号：CN202210115968.3
申请日：2022-02-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/683 , H01L21/67
Abstract: 本发明实施例是有关于一种叠层吸盘、叠层工艺及半导体封装体的制造方法。一种用于膜材料的叠层的叠层吸盘包括支撑层和顶层。顶层设置在支撑层上。顶层包括聚合物材料，聚合物材料的肖氏硬度A低于支撑层的材料的肖氏硬度A。顶层和支撑层具有贯穿其中的至少一个真空沟道，至少一个真空沟道从顶层的顶表面垂直延伸到支撑层的底表面。
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公开(公告)号：CN111128861A
公开(公告)日：2020-05-08
申请号：CN201911051128.X
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/538 , H01L23/544
Abstract: 一种半导体装置及其制造方法。制造半导体装置的方法包含，第一层间介电层形成于基材上，化学机械研磨停止层形成于第一层间介电层上，经由图案化化学机械研磨停止层以及第一层间介电层形成沟槽，金属层形成于化学机械研磨停止层上以及沟槽中，化学机械研磨牺牲层形成于金属层上，于化学机械研磨牺牲层以及金属层上执行化学机械研磨操作，以移除化学机械研磨停止层上方的金属层的部分，并移除沟槽上的化学机械研磨牺牲层的剩余部分。
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公开(公告)号：CN107293640A
公开(公告)日：2017-10-24
申请号：CN201611222541.4
申请日：2016-12-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例公开了一种制造半导体器件的方法。该方法包括在第一材料层中形成具有锥形轮廓的开口。开口的上部宽度大于开口的底部宽度。该方法还包括在开口中形成第二材料层并且形成硬掩模以覆盖部分第二材料层。硬掩模与开口对准并且具有小于开口的上部宽度的宽度。该方法还包括通过使用硬掩模作为蚀刻掩模来蚀刻第二材料层以形成具有锥形轮廓的部件的上部。本发明的实施例还涉及半导体器件。
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