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公开(公告)号：CN110797337B
公开(公告)日：2022-05-13
申请号：CN201910538011.8
申请日：2019-06-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , G06F30/392
Abstract: 集成电路设计方法包括：接收集成电路设计，和确定用于所述集成电路设计的平面布置图。所述平面布置图包括多个功能单元和多个分接头单元的布置。确定所述平面布置图中的潜在闩锁位置；以及基于确定的潜在闩锁位置修改所述多个功能单元或所述多个分接头单元中的至少一个的配置。本发明的实施例还提供了分接头单元、集成电路、集成电路设计系统。
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公开(公告)号：CN108231602B
公开(公告)日：2021-05-14
申请号：CN201710954200.4
申请日：2017-10-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种布局方法，其包含：将多个功能单元放置于集成电路的布局中；以及在该第一布局中插入经配置为无切割图案的至少一填充单元，以填充在上述多个功能单元之间的至少一空区域，其中上述多个功能单元的每一者在邻接该至少一空区域的至少一边缘上包含至少一切割图案，以形成一第二布局，其中该第二布局对应于至少一设计文件；根据该至少一设计文件制造该集成电路，以满足放置及布线规则的要求，并且不会违反处理限制规则。此外，一种用以执行该方法的非暂态计算机可读取媒体亦在此揭露。
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公开(公告)号：CN108073754A
公开(公告)日：2018-05-25
申请号：CN201710156099.8
申请日：2017-03-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072 , G03F1/36 , G06F17/5081 , G06F2217/12 , H01L21/027 , H01L21/76895 , Y02P90/265
Abstract: 本发明实施例提供一种设计布局的方法，所述方法包含：识别所具有的单元高度为最小间距的非整数倍的单元；使用处理器产生平行于顶部边界和底部边界的多个虚拟网格线的有序布置的可能性；并且，将至少两个导电图案放置在多个虚拟网格线上。单元高度由顶部边界和底部边界限定，并且最小间距是基于制造工艺的。多个虚拟网格线通过多个间隔彼此分离，并且顶部边界与多个虚拟网格线的第一虚拟网格线重叠并且底部边界与多个虚拟网格线的第二虚拟网格线重叠。至少一个间隔不同于多个间隔中的另一个间隔。
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公开(公告)号：CN108073754B
公开(公告)日：2023-11-07
申请号：CN201710156099.8
申请日：2017-03-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 本发明实施例提供一种设计布局的方法，所述方法包含：识别所具有的单元高度为最小间距的非整数倍的单元；使用处理器产生平行于顶部边界和底部边界的多个虚拟网格线的有序布置的可能性；并且，将至少两个导电图案放置在多个虚拟网格线上。单元高度由顶部边界和底部边界限定，并且最小间距是基于制造工艺的。多个虚拟网格线通过多个间隔彼此分离，并且顶部边界与多个虚拟网格线的第一虚拟网格线重叠并且底部边界与多个虚拟网格线的第二虚拟网格线重叠。至少一个间隔不同于多个间隔中的另一个间隔。
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Patent Agency Ranking
公开(公告)号：CN110797337A
公开(公告)日：2020-02-14
申请号：CN201910538011.8
申请日：2019-06-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , G06F30/392
Abstract: 集成电路设计方法包括：接收集成电路设计，和确定用于所述集成电路设计的平面布置图。所述平面布置图包括多个功能单元和多个分接头单元的布置。确定所述平面布置图中的潜在闩锁位置；以及基于确定的潜在闩锁位置修改所述多个功能单元或所述多个分接头单元中的至少一个的配置。本发明的实施例还提供了分接头单元、集成电路、集成电路设计系统。
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公开(公告)号：CN110728105A
公开(公告)日：2020-01-24
申请号：CN201910566079.7
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F115/12
Abstract: 本案提供一种(修正电线布线布置的初始布图的)方法，初始布图及其版本储存在非暂态计算机可读媒体上，该方法包括以下步骤：在初始布图的第一导电层中识别布线图案及虚拟图案，每个布线图案及虚拟图案均在第一方向上延伸；以及修正以形成修正布图。布线图案在电路的表示中起作用。虚拟图案在电路的表示中不起作用。其中修正步骤包括：将第一跨接图案及第二跨接图案添加至第二导电层中，第二导电层在大体上垂直于第一方向的第二方向上延伸，及将通孔图案添加至第一导电层与第二导电层之间的互连层中。其中互连层表示第一跨接图案与对应布线图案及虚拟图案的第一端之间的连接物及第二跨接图案与对应布线图案及虚拟图案的第二端之间的连接物。
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公开(公告)号：CN108231602A
公开(公告)日：2018-06-29
申请号：CN201710954200.4
申请日：2017-10-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5072 , G06F2217/12 , H01L21/77 , Y02P90/265 , H01L21/50
Abstract: 一种布局方法，其包含：将多个功能单元放置于集成电路的布局中，其中所述布局对应于至少一设计文件；以及插入经配置为无切割图案的至少一填充单元，以填充在上述多个功能单元之间的至少一空区域，其中上述多个功能单元的每一者在邻接该至少一空区域的至少一边缘上包含至少一切割图案，以满足放置及布线规则的要求，并且不会违反处理限制规则。
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公开(公告)号：CN101977037B
公开(公告)日：2012-11-21
申请号：CN201010161347.6
申请日：2010-04-08
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H03K5/1565 , G06F1/04
Abstract: 本发明公开了一种脉冲时钟产生电路、集成电路与产生脉冲时钟信号的方法，其中该脉冲时钟产生电路包括一可变脉冲产生器，用以根据一时钟输入信号，输出一脉冲时钟信号，可变脉冲产生器并接收一控制信号，且脉冲时钟信号具有一期望工作周期；一脉冲监控电路，用以输出一监控输出信号，监控输出信号对应于时钟输入信号与脉冲时钟信号的一时序关系；以及一脉冲宽度控制电路，耦接脉冲监控电路，用以接收监控输出信号，并根据监控输出信号的模式，输出上述控制信号。本发明的优点在于电路在既定工作周期中提供脉冲时钟信号，而脉冲时钟信号会被定期监测与自动调整由温度、工艺与负载所导致的变异。
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公开(公告)号：CN101977037A
公开(公告)日：2011-02-16
申请号：CN201010161347.6
申请日：2010-04-08
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H03K5/1565 , G06F1/04
Abstract: 本发明公开了一种脉冲时钟产生电路、集成电路与产生脉冲时钟信号的方法，其中该脉冲时钟产生电路包括一可变脉冲产生器，用以根据一时钟输入信号，输出一脉冲时钟信号，可变脉冲产生器并接收一控制信号，且脉冲时钟信号具有一期望工作周期；一脉冲监控电路，用以输出一监控输出信号，监控输出信号对应于时钟输入信号与脉冲时钟信号的一时序关系；以及一脉冲宽度控制电路，耦接脉冲监控电路，用以接收监控输出信号，并根据监控输出信号的模式，输出上述控制信号。本发明的优点在于电路在既定工作周期中提供脉冲时钟信号，而脉冲时钟信号会被定期监测与自动调整由温度、工艺与负载所导致的变异。
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