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公开(公告)号：CN111128852B
公开(公告)日：2023-05-05
申请号：CN201911046622.7
申请日：2019-10-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L27/082
Abstract: 本公开的一些实施例提供沟槽隔离的结构以及方法。在一些实施例中，公开一种硅晶绝缘体结构。硅晶绝缘体结构包括一基板、一介电层以及一多晶硅区域。基板包括一处理层、一绝缘层、一埋入层以及一沟槽。绝缘层是布设在处理层之上。埋入层是布设在绝缘层之上。沟槽是从埋入层的一上表面向下延伸，并在处理层中终止。介电层是位于沟槽的一底表面上，并接触处理层。多晶硅区域是位于沟槽中，并接触介电层。
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公开(公告)号：CN115528099A
公开(公告)日：2022-12-27
申请号：CN202211046548.0
申请日：2022-08-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本公开所述的一些实施方式提供一种半导体结构及其制造方法。半导体结构包括耦合至半导体结构的基板的第一端点。第一端点包括形成在基板上的穿隧层、形成在穿隧层上的第一导电结构和形成在第一导电结构的顶表面和第一弯曲侧表面上的介电质结构。半导体结构包括耦合至基板的第二端点。第二端点包括形成在隔离结构上的第二导电结构。第二导电结构具有第二弯曲侧表面，以及介电质结构设置在第一弯曲侧表面和第二弯曲侧表面之间。
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公开(公告)号：CN109841627B
公开(公告)日：2025-04-04
申请号：CN201810538674.5
申请日：2018-05-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例公开一种非易失性存储器单元。在一个实例中，所述非易失性存储器单元包括：衬底；第一氧化物层，位于所述衬底之上；浮动栅极，位于所述第一氧化物层之上；第二氧化物层，位于所述浮动栅极之上；以及控制栅极，至少局部地位于所述第二氧化物层之上。所述第一氧化物层及所述第二氧化物层中的至少一者包含氟。
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公开(公告)号：CN111261575B
公开(公告)日：2022-07-15
申请号：CN201911181822.3
申请日：2019-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L23/538 , H01L21/768
Abstract: 公开用于减少工艺电荷损坏的结构和方法。在一范例中，公开绝缘体上覆硅(SOI)结构。此绝缘体上覆硅结构包含：基底、多晶硅区和蚀刻停止层。此基底包含：操作层、设置在操作层上方的绝缘层以及设置在绝缘层上方的埋层。多晶硅区从埋层的上表面向下延伸且终止于操作层。蚀刻停止层位于基底上。蚀刻停止层接触基底和多晶硅区两者。
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公开(公告)号：CN114695366A
公开(公告)日：2022-07-01
申请号：CN202110703759.6
申请日：2021-06-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11519 , H01L27/11521 , H01L27/11565 , H01L27/11568
Abstract: 揭示一种快闪记忆体元件及其制造方法与其阵列。快闪记忆体元件位于基材上，包含浮动栅极电极、位于基材与浮动栅极电极之间的穿隧介电层、长度较小的控制栅极电极、以及位于浮动栅极电极与长度较小的控制栅极之间的控制栅极介电层。长度较小的控制栅极的主轴的长度小于浮动栅极电极的主轴的长度。
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Patent Agency Ranking
公开(公告)号：CN114520261A
公开(公告)日：2022-05-20
申请号：CN202110220562.7
申请日：2021-02-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/788 , H01L21/28 , H01L21/336
Abstract: 一种晶体管、半导体元件及其形成方法。在一些实行方案中，一或多个半导体处理工具可通过以下操作形成半导体元件的第一端子：将穿隧氧化物层沉积于半导体元件的主体的第一部分上；将第一体积的基于多晶硅的材料沉积于穿隧氧化物层上；及将第一介电层沉积于第一体积的基于多晶硅的材料的上部表面上，且将第二介电层沉积于第一体积的基于多晶硅的材料的侧表面上。一或多个半导体处理工具可通过以下操作形成半导体元件的第二端子：将第二体积的基于多晶硅的材料沉积于半导体元件的主体的第二部分上。第二体积的基于多晶硅的材料的侧表面邻近于第二介电层。
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公开(公告)号：CN110010672B
公开(公告)日：2022-05-03
申请号：CN201811416706.0
申请日：2018-11-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了一种高压半导体器件结构。高压半导体器件结构包括半导体衬底，半导体衬底中的源极环和半导体衬底中的漏极区域。高压半导体器件结构还包括围绕源极环的侧面和底部的掺杂环以及围绕漏极区域和掺杂环的侧面和底部的阱区。阱区的导电类型与掺杂环的导电类型相反。高压半导体器件结构还包括导体，该导体电连接到漏极区域并且在阱区的外围上方并且横穿阱区的外围延伸。另外，高压半导体器件结构包括在导体和半导体衬底之间的屏蔽元件环。屏蔽元件环在阱区的外围上方延伸并横穿阱区的外围。本发明实施例涉及具有高压器件的半导体器件结构。
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公开(公告)号：CN113540103A
公开(公告)日：2021-10-22
申请号：CN202110181730.6
申请日：2021-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L27/11568
Abstract: 本案提供一种具有金属氧化物半导体场效晶体管(MOSFET)元件的半导体装置及其制造方法，半导体装置包括：浮栅层，形成于基板中的沟槽内；穿隧介电层，位于沟槽的侧壁及底部上；控制栅介电层，位于浮栅层的顶表面上；控制栅层，位于控制栅介电层的顶表面上；及侧壁间隔物，位于控制栅介电层及控制栅层的侧壁上。
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公开(公告)号：CN109599394B
公开(公告)日：2021-03-30
申请号：CN201811133972.2
申请日：2018-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/06 , H01L29/06 , H01L21/8234
Abstract: 本申请的各个实施例涉及其中高压金属氧化物半导体(HVMOS)器件与高压结终端(HVJT)器件集成的集成电路(IC)。在一些实施例中，第一漂移阱和第二漂移阱位于衬底中。第一漂移阱和第二漂移阱以环形图案交界且具有第一掺杂类型。外围阱位于衬底中且具有与第一掺杂类型相反的第二掺杂类型。外围阱围绕并分离第一漂移阱和第二漂移阱。主体阱位于衬底中且具有第二掺杂类型。此外，主体阱位于第一漂移阱上方并且通过第一漂移阱与外围阱间隔开。栅电极位于第一漂移阱和主体阱之间的结上方。本申请还提供了集成电路的制造方法。
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公开(公告)号：CN114464683A
公开(公告)日：2022-05-10
申请号：CN202110307382.2
申请日：2021-03-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/788 , H01L21/336 , H01L21/306
Abstract: 一种半导体元件及其制造方法，在一些实施方式中，一或多个半导体处理机台可形成三层堆叠多晶硅结构于半导体元件的基材上。此一或多个半导体处理机台可形成一或多个多晶硅基元件于半导体元件的基材上，其中三层堆叠多晶硅结构具有第一高度，第一高度大于一或多个多晶硅基元件的一或多个第二高度。此一或多个半导体处理机台可对半导体元件进行化学机械研磨(CMP)操作，其中进行化学机械研磨操作包含使用三层堆叠多晶硅结构作为化学机械研磨操作的终止层。
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