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公开(公告)号:CN114520261A
公开(公告)日:2022-05-20
申请号:CN202110220562.7
申请日:2021-02-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/788 , H01L21/28 , H01L21/336
Abstract: 一种晶体管、半导体元件及其形成方法。在一些实行方案中,一或多个半导体处理工具可通过以下操作形成半导体元件的第一端子:将穿隧氧化物层沉积于半导体元件的主体的第一部分上;将第一体积的基于多晶硅的材料沉积于穿隧氧化物层上;及将第一介电层沉积于第一体积的基于多晶硅的材料的上部表面上,且将第二介电层沉积于第一体积的基于多晶硅的材料的侧表面上。一或多个半导体处理工具可通过以下操作形成半导体元件的第二端子:将第二体积的基于多晶硅的材料沉积于半导体元件的主体的第二部分上。第二体积的基于多晶硅的材料的侧表面邻近于第二介电层。
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公开(公告)号:CN113053902B
公开(公告)日:2025-04-08
申请号:CN202110177332.7
申请日:2021-02-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种快闪记忆体装置、其形成方法和快闪记忆体单元阵列,快闪记忆体装置包括在具有第一导电类型掺杂的基板半导体层内形成的浮动栅极电极、在基板半导体层内形成并由浮动栅极电极横向隔开的具有第二导电类型掺杂的一对主动区、在基板半导体层内形成并从浮动栅极电极横向偏离的抹除栅极电极,以及覆盖浮动栅极电极的控制栅极电极。浮动栅极电极可在基板半导体层的第一开口中形成,并且抹除栅极电极可在基板半导体层的第二开口中形成。快闪记忆体装置的多个示例可配置成快闪记忆体单元的二维阵列。
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公开(公告)号:CN113053902A
公开(公告)日:2021-06-29
申请号:CN202110177332.7
申请日:2021-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11519 , H01L27/11521 , H01L27/11565 , H01L27/11568
Abstract: 一种快闪记忆体装置、其形成方法和快闪记忆体单元阵列,快闪记忆体装置包括在具有第一导电类型掺杂的基板半导体层内形成的浮动栅极电极、在基板半导体层内形成并由浮动栅极电极横向隔开的具有第二导电类型掺杂的一对主动区、在基板半导体层内形成并从浮动栅极电极横向偏离的抹除栅极电极,以及覆盖浮动栅极电极的控制栅极电极。浮动栅极电极可在基板半导体层的第一开口中形成,并且抹除栅极电极可在基板半导体层的第二开口中形成。快闪记忆体装置的多个示例可配置成快闪记忆体单元的二维阵列。
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