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公开(公告)号：CN119937981A
公开(公告)日：2025-05-06
申请号：CN202510017620.4
申请日：2025-01-06
Applicant: 台湾积体电路制造股份有限公司
Inventor： 柯文昇 , 许宏禧 , 彭晓晨 , 穆拉特·凯雷姆·阿卡尔瓦达尔 , 张孟凡
Abstract: 本发明的一些实施例提供了一种计算方法，包括，对于第一浮点操作数和第二浮点操作数的相应对生成的一组乘积，其中，第一浮点操作数和第二浮点操作数的每一个都具有相应的尾数和指数，基于第一操作数的最大指数对齐第一操作数的尾数，以生成共享指数；基于共享指数修改第一操作数的尾数，以生成第一操作数各自的调整后尾数；生成尾数乘积，每个尾数乘积基于从存储器设备检索到的第二操作数中的相应一个的尾数和调整后的第一尾数中的相应的一个；对尾数乘积求和以生成尾数乘积部分和；并且将共享指数与乘积尾数部分和相结合。第一个操作数的调整后的尾数可以保存在存储器件中，也可以从存储器件中检索，以生成尾数乘积。本发明的实施例还提供了一种计算器件。
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公开(公告)号：CN118536544A
公开(公告)日：2024-08-23
申请号：CN202410358607.0
申请日：2024-03-27
Applicant: 台湾积体电路制造股份有限公司
Inventor： 穆拉特·凯雷姆·阿卡尔瓦达尔 , 池育德 , 孙晓宇
IPC: G06N3/044 , G06N3/048 , G06F7/544 , G06N3/0464
Abstract: 提供神经网络的系统及架构方法，包含乘积累加单元，其被配置为接收输入向量权重矩阵；将输入矩阵与输入向量权重矩阵相乘，生成输入向量部分和；接收延时隐藏向量及隐藏向量权重矩阵；以及将延时隐藏向量与隐藏向量权重矩阵相乘，生成隐藏向量部分和。累加器可以耦合至乘积累加单元且被配置为累加及相加输入向量部分和及隐藏向量部分和，生成全和向量。神经网络可基于全和向量生成延时隐藏向量。神经网络更包含第一选择装置耦合至乘积累加单元，其被配置为在输入矩阵与延时隐藏向量之间进行选择，以在乘积累加单元处接收。
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Patent Agency Ranking
公开(公告)号：CN119937980A
公开(公告)日：2025-05-06
申请号：CN202510010390.9
申请日：2025-01-03
Applicant: 台湾积体电路制造股份有限公司
Inventor： 彭晓晨 , 布莱恩·克雷夫顿 , 穆拉特·凯雷姆·阿卡尔瓦达尔 , 藤原英弘 , 森阳纪
Abstract: 一些实施例公开了存储器中计算器件及方法，该方法包括：对于各自具有对应的尾数和指数的多对第一和第二浮点数，向相应一个乘法电路提供多对第一和第二浮点数的子集的尾数，多对第一和第二浮点数的子集各自具有满足预定标准(例如该和小于预定阈值)的第一和第二浮点数的指数之和；使用每个乘法电路生成相应的第一和第二浮点数对的尾数的乘积；累加乘积尾数以生成乘积尾数部分和；将乘积尾数部分和与最大乘积指数组合以生成输出浮点数；对于剩余的每对第一和第二浮点数：不向相应的乘法电路提供尾数；禁用相应的乘法电路；或两者都有。经过训练的AI模型可用于确定阈值。对于不符合标准的数字对，可以通过控制信号禁用乘法和累加步骤的各种组件。
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公开(公告)号：CN119828971A
公开(公告)日：2025-04-15
申请号：CN202411906018.8
申请日：2024-12-23
Applicant: 台湾积体电路制造股份有限公司
Inventor： 孙晓宇 , 布莱恩·克雷夫顿 , 穆拉特·凯雷姆·阿卡尔瓦达尔
Abstract: 一种存储器电路，包括阵列、第一缓冲器、第二缓冲器、获取电路和控制器。获取电路可以被配置为在第一周期期间将第一数据元素的第一子集写入沿阵列中的第一行布置的多个处理元件(PE)的第一子集，从第一缓冲器中提取第一数据元素的第一子集，并临时储存第一数据元素的第一子集。控制器可以被配置为在后续第二周期期间将第一数据元素的第二子集写入沿第二行布置的PE的第二子集，控制获取电路选择性地限制从第一缓冲器提取第一数据元素的第二子集。本申请的实施例还涉及操作存储器中计算电路的方法。
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公开(公告)号：CN220773595U
公开(公告)日：2024-04-12
申请号：CN202321824956.4
申请日：2023-07-12
Applicant: 台湾积体电路制造股份有限公司
Inventor： 孙晓宇 , 拉万·恩心 , 穆拉特·凯雷姆·阿卡尔瓦达尔
IPC: G06G7/16
Abstract: 本实用新型实施例公开一种可重配置处理电路以及处理核心。在一个方面中，所述可重配置处理电路包含：第一存储器，其经配置以存储输入激活状态；第二存储器，其经配置以存储权重；乘法器，其经配置以将所述权重与所述输入激活状态相乘且输出乘积；第一多路复用器(mux)，其经配置以基于第一选择器输出来自先前可重配置处理元件的先前总和；第三存储器，其经配置以存储第一总和；第二多路复用器，其经配置以基于第二选择器输出所述先前总和或所述第一总和；加法器，其经配置以将所述乘积与所述先前总和或所述第一总和相加以输出第二总和；及第三多路复用器，其经配置以基于第三选择器输出所述第二总和或所述先前总和。
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公开(公告)号：CN220730839U
公开(公告)日：2024-04-05
申请号：CN202322257884.6
申请日：2023-08-22
Applicant: 台湾积体电路制造股份有限公司
Inventor： 孙晓宇 , 彭晓晨 , 穆拉特·凯雷姆·阿卡尔瓦达尔
IPC: G06N3/063
Abstract: 提供一种人工智能加速器装置。人工智能加速器装置包括一处理元件阵列以及相关联于处理元件阵列的多个权重缓冲器。处理元件阵列包括设置在多个行以及多个列的多个处理元件电路。权重缓冲器是相关联于处理元件阵列的处理元件电路的行的个别子集的行。
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公开(公告)号：CN220569161U
公开(公告)日：2024-03-08
申请号：CN202321914913.5
申请日：2023-07-20
Applicant: 台湾积体电路制造股份有限公司
Inventor： 孙晓宇 , 穆拉特·凯雷姆·阿卡尔瓦达尔
Abstract: 一种可调适存储器内运算电路，包括一个数据缓冲器，配置为依序地输出第一与第二位元，一个具有总数的存储器巨集，以及连接在数据缓冲器和存储器巨集之间的分布网络。分布网络将这些第一位元分割为总数个第一子集，并将每一个第一子集输出至相对应的一存储器巨集，而且将这些第二位元的全部输出至每一个存储器巨集，或将第二位元分割为不多于总数个的第二子集，并将每一个第二子集输出至一个或多个相对应的存储器巨集。每一个存储器巨集输出相对应的第一子集与这些第二位元的全部或这些第二位元的相对应的第二子集的乘积。
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