-
公开(公告)号：CN104850672A
公开(公告)日：2015-08-19
申请号：CN201410163233.3
申请日：2014-04-22
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5081 , G03F1/00 , G03F1/70 , G06F17/5009
Abstract: 本发明提供了一种系统和方法，该方法包括：提供集成电路设计的布局；通过处理器由该布局生成多个多重图案化分解；确定第一掩模和第二掩模之间的最大掩模位移；以及使用由最大掩模位移所限定的范围内的一个或多个掩模位移，对用于多个多重图案化分解中的每个的最差情况性能值进行仿真。而且，多个多重图案化分解中的每个均包括被划分为多重图案化掩模组的第一掩模和第二掩模的图案。本发明还提供了多重图案化掩模设计的掩模位移电阻-电感方法及执行方法。
-
公开(公告)号：CN104850672B
公开(公告)日：2019-07-05
申请号：CN201410163233.3
申请日：2014-04-22
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5081 , G03F1/00 , G03F1/70 , G06F17/5009
Abstract: 本发明提供了一种系统和方法，该方法包括：提供集成电路设计的布局；通过处理器由该布局生成多个多重图案化分解；确定第一掩模和第二掩模之间的最大掩模位移；以及使用由最大掩模位移所限定的范围内的一个或多个掩模位移，对用于多个多重图案化分解中的每个的最差情况性能值进行仿真。而且，多个多重图案化分解中的每个均包括被划分为多重图案化掩模组的第一掩模和第二掩模的图案。本发明还提供了多重图案化掩模设计的掩模位移电阻‑电感方法及执行方法。
-
公开(公告)号：CN107038271A
公开(公告)日：2017-08-11
申请号：CN201610969630.9
申请日：2016-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/50 , G01R31/28 , G01R31/2856 , G06F17/5031 , G06F17/5077 , G06F17/5081 , G06F2217/12
Abstract: 本发明提供用于分析集成电路(IC)的互连结构中的工艺变化以及寄生电阻电容(RC)元件的方法以及对应系统。产生IC的互连结构中的寄生RC元件的第一描述。第一描述描述分别在典型工艺拐角以及外围工艺拐角处的寄生RC元件。从所述第一描述在外围工艺拐角处产生灵敏度值。灵敏度值分别量化寄生RC元件对工艺变化的灵敏程度。灵敏度值合并到以工艺变化参数的函数来描述寄生RC元件的寄生RC元件的第二描述中。通过反复地模拟具有工艺变化参数的不同值的第二描述来对所述第二描述执行模拟。
-
-
Search Results
3
records
(took 0.024 seconds)
