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公开(公告)号：CN110088740B
公开(公告)日：2021-10-19
申请号：CN201780059962.6
申请日：2017-09-30
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/0873
Abstract: 本申请公开了一种非易失性内存NVM的持久化方法和计算设备，内存控制器关联的至少两个内存写指令集合中每个内存写指令集合配置有信用度值，介质控制器关联的至少两个介质写指令集合中每个介质写指令集合配置为信用度值，通过写指令的收发状态和执行状态变更信用度值，多个内存写指令集合各自对应的信用度值与介质控制器中设置的多个介质写指令集合各自对应的信用度值保持同步，内存控制器与介质控制器的信用度值保持同步后，能准确根据信用度值查询写指令是否完成持久化。同时，通过设置多个内存写指令集合，在持久化查询时能实现以内存写指令集合为粒度的局部阻塞，以提高内存控制器的并行处理效率。
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公开(公告)号：CN107885671B
公开(公告)日：2021-09-14
申请号：CN201610878743.8
申请日：2016-09-30
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/0873
Abstract: 本申请公开了一种非易失性内存NVM的持久化方法和计算设备，内存控制器关联的至少两个内存写指令集合中每个内存写指令集合配置有信用度值，介质控制器关联的至少两个介质写指令集合中每个介质写指令集合配置为信用度值，通过写指令的收发状态和执行状态变更信用度值，多个内存写指令集合各自对应的信用度值与介质控制器中设置的多个介质写指令集合各自对应的信用度值保持同步，内存控制器与介质控制器的信用度值保持同步后，能准确根据信用度值查询写指令是否完成持久化。同时，通过设置多个内存写指令集合，在持久化查询时能实现以内存写指令集合为粒度的局部阻塞，以提高内存控制器的并行处理效率。
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公开(公告)号：CN110088740A
公开(公告)日：2019-08-02
申请号：CN201780059962.6
申请日：2017-09-30
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/0873
Abstract: 本申请公开了一种非易失性内存NVM的持久化方法和计算设备，内存控制器关联的至少两个内存写指令集合中每个内存写指令集合配置有信用度值，介质控制器关联的至少两个介质写指令集合中每个介质写指令集合配置为信用度值，通过写指令的收发状态和执行状态变更信用度值，多个内存写指令集合各自对应的信用度值与介质控制器中设置的多个介质写指令集合各自对应的信用度值保持同步，内存控制器与介质控制器的信用度值保持同步后，能准确根据信用度值查询写指令是否完成持久化。同时，通过设置多个内存写指令集合，在持久化查询时能实现以内存写指令集合为粒度的局部阻塞，以提高内存控制器的并行处理效率。
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公开(公告)号：CN107885671A
公开(公告)日：2018-04-06
申请号：CN201610878743.8
申请日：2016-09-30
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/0873
CPC classification number: G06F12/0873
Abstract: 本申请公开了一种非易失性内存NVM的持久化方法和计算设备，内存控制器关联的至少两个内存写指令集合中每个内存写指令集合配置有信用度值，介质控制器关联的至少两个介质写指令集合中每个介质写指令集合配置为信用度值，通过写指令的收发状态和执行状态变更信用度值，多个内存写指令集合各自对应的信用度值与介质控制器中设置的多个介质写指令集合各自对应的信用度值保持同步，内存控制器与介质控制器的信用度值保持同步后，能准确根据信用度值查询写指令是否完成持久化。同时，通过设置多个内存写指令集合，在持久化查询时能实现以内存写指令集合为粒度的局部阻塞，以提高内存控制器的并行处理效率。
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公开(公告)号：CN100530103C
公开(公告)日：2009-08-19
申请号：CN200710308572.6
申请日：2007-12-29
Applicant: 中国科学院计算技术研究所
IPC: G06F9/455
Abstract: 本发明涉及计算机领域，公开了一种模拟器及方法。所述模拟器中，包括指令级CPU模拟单元、时钟级CPU模拟单元、全CPU模拟单元、Trace数据导入工具或可执行脚本解释器、外部通信数据处理单元、用户动态链接库接口、串行切换处理单元以及并行协同处理单元。采取本发明中的一种模拟器及方法，可以使系统模拟在性能、精度以及扩展性等方面得到大幅度的提高。
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Patent Agency Ranking
公开(公告)号：CN101196828A
公开(公告)日：2008-06-11
申请号：CN200710308572.6
申请日：2007-12-29
Applicant: 中国科学院计算技术研究所
IPC: G06F9/455
Abstract: 本发明涉及计算机领域，公开了一种模拟器及方法。所述模拟器中，包括指令级CPU模拟单元、时钟级CPU模拟单元、全CPU模拟单元、Trace数据导入工具或可执行脚本解释器、外部通信数据处理单元、用户动态链接库接口、串行切换处理单元以及并行协同处理单元。采取本发明中的一种模拟器及方法，可以使系统模拟在性能、精度以及扩展性等方面得到大幅度的提高。
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公开(公告)号：CN116821048A
公开(公告)日：2023-09-29
申请号：CN202210282818.1
申请日：2022-03-22
Applicant: 华为技术有限公司
IPC: G06F15/80
Abstract: 本申请实施例涉及一种存算一体芯片，包括：具有开关网络和复用电容的存算阵列模块、读写模块、全局控制模块和输出模块。全局控制模块根据预先配置的控制信号控制开关网络中各开关的闭合，以使存算阵列模块处于存储模式。存算阵列模块接收模拟输入信号。根据控制信号和权重完成对模拟输入信号的运算，并根据复用电容和反馈信号叠加基准电压确定运算结果。其中，运算结果存储在复用电容中。输出模块将运算结果进行移位相加，确定数字输出信号，并将数字输出信号进行输出。本申请通过对存算阵列模块中的电容进行复用，可以去除SAR ADC中CAP DAC，从而在提升芯片算力的同时，可以进一步减小芯片所占面积。
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公开(公告)号：CN114079627A
公开(公告)日：2022-02-22
申请号：CN202010820611.6
申请日：2020-08-14
Applicant: 华为技术有限公司
Abstract: 本申请公开了数据传输装置和方法，涉及数据传输技术领域，有助于提高数据传输效率。数据传输装置包括路由器、第一网络接口以及多个第二网络接口。在所述第一网络接口接收到所述路由器发送的包括多个目的网络接口的标识的数据包后，所述第一网络接口可以在第一子网中广播数据包，第一子网包括第一网络接口和多个第二网络接口，多个第二网络接口包括多个目的网络接口。所述第一子网中的多个第二网络接口接收第一网络接口发送的数据包后，所述多个目的网络接口可以根据数据包中的目的网络接口的标识，将数据包转发给对应的处理节点，所述多个第二网络接口中除所述多个目的网络接口之外的其他网络接口可以根据所述多个目的网络接口的标识丢弃数据包。
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公开(公告)号：CN109791589B
公开(公告)日：2021-07-16
申请号：CN201780059409.2
申请日：2017-08-31
Applicant: 华为技术有限公司
IPC: G06F21/60
Abstract: 一种计算机内存数据加解密的方法及装置，用以解决现有技术中存在的对NVDIMM中存储的所有数据进行加解密的方式会导致计算机的处理效率降低，导致读写数据的延时增大的问题，本发明实施例中，NVDIMM通过确定接收到的数据写入/读出指令中的指示位确定是否需要加解密，NVDIMM在接收到的数据加/解出指令后，执行对应的加解密操作，使得处理器无需进行加解密的操作，而由NVDIMM自行进行加解密操作，减少了占用的处理器带宽，进而减少读写数据时处理器的时延，同时不需要对所有的写入或读出的数据进行加解密，不需进行额外的加解密操作，可以提供加解密操作的灵活性。
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公开(公告)号：CN109478168B
公开(公告)日：2020-12-04
申请号：CN201780043116.5
申请日：2017-06-23
Applicant: 华为技术有限公司
IPC: G06F13/00
Abstract: 一种内存访问技术及计算机系统(100)，所述计算机系统(100)包括内存控制器(106)、介质控制器(110)以及与所述介质控制器(110)连接的非易失性内存NVM(112)。在接收所述内存控制器(106)发送的第一读命令之后，所述介质控制器(110)可以根据所述第一读命令中的第一地址从所述NVM(112)中读取第一数据。之后，所述介质控制器(110)能够根据所述内存控制器(106)发送的至少两个Send命令向所述内存控制器(106)返回固定长度的至少两个子数据块以及所述至少两个子数据块的元数据。其中，所述元数据中包含有用于指示对应的子数据块在所述第一数据中的偏移量的位置标识。所述内存控制器(106)根据所述至少两个子数据块的元数据中的位置标识将所述至少两个子数据块合并为所述第一数据。
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